Note: Descriptions are shown in the official language in which they were submitted.
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L'invention se réfère au problème de la synchronisa-
tion "trame" d'un premier train d'informations à cadence élémen-
taire Hl sur un second train d'informations à cadence élémen-
taire H2.
Si l'on désire traiter simultanément plusieurs trains
binaires d'information, il faut soumettre l'un des trains à
une synchronisation de telle façon, que sa structure "trame"
coincide avec celle de l'autre train.
Dans l'art antérieur, ce problème a été résolu de
plusieurs façons. Une première réalisation consiste à prévoir
une mémoire à accès aléatoire, qui est chargée par l'un des
trains à sa cadence, et qui est déchargée sous la commande de
l'horloge de l'autre train. La mémoire a au moins la capacité
pour mémoriser une trame complète, et elle est associée à deux
circuits de commande pour le chargement et le déchargement
respectivement. Un tel dispositif présente plusieurs défauts:
a) Il est nécessaire de déterminer le rang du bit dans la tra-
me traitée afin de pouvoir adresser la mémoire.
b) Il faut éviter une coincidence entre une opération de char-
gement et une opération de déchargement, surtout, si ces deux
opérations concernent la même cellule de la mémoire.
c) Le dispositif n'est pas symétrique, c'est-à-dire qu'il
n'assure pas en même temps, au besoin, la synchronisation du
deuxième train sur le premier.
d) Le contrôle d'un tel système est difficile, car chaque point
de la mémoire est associé à une position binaire particulière
dans la trame. Il est donc nécessaire d'envoyer un signal de
test dans toutes les cellules de la mémoire, ce qui ne peut
être effectué qu'en maintenance.
Une autre solution antérieure fait usage d'une mé-
moire dite FIF0 (en anglais "first in-first out"). Par
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rapport à la réalisation décrite ci-dessus, cette solution ne
se distingue que par le fait que les moyens d~adressage sont
remplacés par les moyens de commande de décalage de la mémoire.
Le conflit entre chargement et déchargement doit être géré de
la même fa,con que précédemment.
L'invention vise à remédier aux inconvénients cités.
Elle se réfère à un dispositif de synchronisation "trame"
d'un premier train
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d'informations a cadence élementaire Hl et a cadence trame
definie par un signal d'horloge trame Htlsur un second train
d'informations a cadence elementaire l-I2 et a cadence trame
definie par un signal d'horloge trame Ht2.
Ce dispositif comporte:
- un jeu de trois unités de registre a décalage boucla-
bles, chacune, de capacité d'une trame complete, étant connectée
a une entrée du dispositif pour.son chargement par le premier
train d'informations a la cadence Hl et a une sortie du dispo-
sitif pour le déchargement de son contenu a la cadence H2, et
présentant une entrée de commande de chargement et uneentrée de
commande de déchargement,
- un premier circuit logique de commande, ayant trois
sorties connectées respectivement aux trois entrées respectives
de commande de chargement desdites trois unites de registre, et
piloté par le signal d'horloge trame Htl du premier train pour
activer en chargement, selon un ordre cyclique donne, ces trois
unités, et
- un second circuit logique de commande, ayant trois
sorties connectées respectivement aux trois entrées respectives
de commande de déchargement desdites trois unités de regiscre, et
piloté par le signal d'horloge trame Ht2 du second train pour
activer en déchargement, selon ledit ordre cyclique donné, ces
trois unités.
Chacun des premier et second circuits logiques de
commande comprend un moyen conditionné par l'autre circuit
logique de commande pour ne rendre actif le signal d'horloge
trame reçu par le circuit logique de commande considéré que
lorsque l'unité de registre activée par ce circuit de logique
de commande considéré ne précède pas immédiatement, dans ledit
ordre cyclique donne, l'unite de registre activee par l'autre.
B - 2 -
109r',2~S
L'lnvention sera decrite ci-après plus en détail à
l'aide de deu~ figures.
La Eigure 1 montre schcmatiquement un exemple préféré
de l'invention pour la synchronisation d'un train sur un autre.
La figure 2 représente une extension d'un tel dispo-
sitif permettant au choix la synchronisation d'un train sur un
deuxième ou vice versa.
La figure 1 montre un dispositif selon l'invention
permettant de retarder un train incident qui est disponible
sur un borne El au rythme d'une cadence élémentaire Hl. Pour
ce train, on dispGse en outre d'une horloge "trame" Htl. Le
train sur lequel le train incident doit être synchronisé, est
caractérisé par sa cadence élémentaire H2, et par une horloge
Ht2, indiquant le début de chaque trame.
Le train incident arrive simultanément sur toutes
les bornes El et le train synchronisé sort sur les bornes Sl,
qui sont toutes reliées entre elles.
Le dispositif est composé de trois unités de registre
1, 2 et 3 identiques entre elles, et de deux circuits de comman-
de 4 et 5 également identiques entre eux. Chaque unité d
registre comporte principalement un registre à décalage 6 ~e
capacité d'une trame complète. L'entrée 7 d'un tel registre
est reliée à la sortie d'une prote OU 8 à deux entrées. Une
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première entrée de cette porte est reliée à la sortie d'une
porte ET 9, dont une entrée est reliée à la borne El de la tra-
me indicente. L'autre entrée de la porte OU 8 est reliée à la
sortie d'une porte ET 10 à deux entrées, dont une première
entrée est reliée à la sortie 11 du registre à décalage 6. La
borne Sl est également reliée à la sortie de la porte 10.
La cadence élémentaire ou binaire du train incident
Hl est appliquée à une porte ET 12, dont la sortie est reliée
à une porte OU 13 à deux entrées. La sortie de cette porte 13
est appliquée à une entrée 14 de commande de décalage du regis-
tre 6. Chaque fois qu'une impulsion arrive sur l'entrée 14,
le contenu du registre 6 est décalé d'un pas vers la droite.
La cadence élémentaire du train sortant H2 est appli-
quée à une porte ET 15 à deux entrées, dont la sortie est appli-
quée sur la deuxième entrée de la porte OU 13. Les deuxième en-
trées des portes 9 et 12 des trois unités 1, 2 et 3 respective-
ment sont soumises à un potentiel de commande al respectivement
bl respectivement cl, et les deuxièmes entrées des portes 10
et 15 reçoivent un potentiel de commande a2 respectivement b2
respectivement c2, qui sont dérivés des circuits de commande
4 et 5, comme il sera décrit plus loin.
Les circuits de commande 4 et 5 comportent principale-
ment un registre à décalage 16 respectivement 17 de trois bas-
cules chacun. Ces registres sont bouclés et ne comportent ~
chaque instant qu'une seulè information "1". Les impulsions de
décalage sont appliquées à une entrée 18 respectivement 19 par
une logique 20 respectivement 21, qui est activée par l'horloge
"trame" Htl et Ht2 respectivement.
Les sorties des registres 16 et 17 sont appelées al,
bl et cl respectivement a2, b2, c2. Ces sorties fournissent
le potentiel de commande correspondant pour les trois unités
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de registre 1, 2 e~ 3 de façon que la lettre a concerne l'unité
de registre 1, la lettre b l'unité 2 et la lettre c l'unité 3.
Les circuits logiques 20 et 21 rec,oivent outre l'hor-
loge "trame" les potentiels de commande des deux registres à
décalage 16 et 17. Ils fournissent une impulsion de sortie vers
le registre à décalage correspondant lorsque la condition sui-
vante est remplie, dans laquelle x = 1, et y = 2 pour la logi-
que 20, et x = 2 et y = 1 pour la logique 21:
aX.cy + bx.ay + cx.by
Le fonctionnement du dispositif est le suivant:
A un instant donné, le registre 16 montre l'état 100, et le
registre 17 l'état 010. Par conséquent, les portes 9 et 12 de
la première unité de registre 1 et les portes 10 et 15 de la
deuxième unité 2 sont passantes. La troisième unité de registre
3 est au repos. L'entrée commune El fournit une trame sérielle-
ment à travers les portes 9 et 8 dans le registre 6 de la pre-
mière unité, sous commande de la cadence Hl, qui est appliquée
à travers les portes 12 et 13 à l'entrée 14 du registre 6 de la
première unité. Pendant que le registre 6 de la première unité
est chargé à la cadence incidente, le registre 6 de la deuxième
unité 2 est déchargé à travers la porte 10 et a la cadence H2.
La cadence H2 est appliquée à travers les portes 15 et 13 sur
l'entrée 14 du registre 6 de la deuxième unité.
Supposons maintenant que le registre 6 de la deuxième
unité 2 se vide, et une impulsion de début de trame Ht2 se pré-
sente, al et b2 étant à UN, la logique 21 transmet le signal
l'horloge Ht2 au registre 17, qui montre alors l'état 001.
C2 étant activé, c'est l'unité de registre 3 qui commence à
fournir une nouvelle trame vers la sortie Sl.
Supposons en outre, que les deux trains ont la même
fréquence élémentaire: on observe alors après la commutation
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du registre 17 l'apparition de l'impulsion d'horloge Htl, car
le chargement du registre 6 de la première unité est terminé.
En vue de l'état des deux registres 16 et 17, la logique
20 délivre l'impulsion d'horloge Htl à l'entrée 18 et le nouvel
état du registre 16 est 010. Maintenant, la deuxième unité
2 est chargée du train incident, car le potentiel de commande
bl est présent.
Sous la supposition de fréquences identiques entre
les deux trains, les trois registres seront donc cycliquement
en état de chargement, de repos et de déchargement.
Regardons maintenant le cas, où la fréquence binaire
du train incident, c'est-à-dire, la cadence Hl est plus basse
que la fréquence du train sortant, c'est-à-dire la cadence H2.
Il arrive alors un moment où une unité de registre vient
d'être déchargée et l'unité suivante est encore en train d'être
chargée. Dans ce cas, le circuit de commande 21 bloque l'horloge
Ht2, car la condition booléenne citée ci-dessus n'est pas
satisfaite. Ce blocage a pour effet de conserver pendant une
nouvelle période de trame l'état antérieur du registre 17.
Correspondamment, la même unité de registre est déchargée
une deuxième fois. A cause du bouclage à travers les portes
lO et 8, la trame précédente se trouvait encore dans le registre
6, et elle est donc doublée à la sortie. Après ce doublement,
les conditions d'une nouvelle commutation du registre 17 sont
probablement remplies, car entretemps, le chargement du registre
de l'unité précédente a pu être terminé. L'opération cyclique
reprend donc normalement.
Il reste à discuter le cas où la fréquence Hl du
train incident dépasse celle H2 du train sortant. Il arrive alors
un moment où le chargement d'un registre est terminé avant que le
déchargement du registre suivant ait été achevé. En considération
lO~'~Z~S
de la condition booléenne citée ci-dessus, une impulsion Htl est
supprimée par la logique 20 et la trame suivante n'est pas
enregistrée dans l'unité de registre suivante, mais dans la
même unité. Certes, l'information contenue dans ce registre,
c'est-à-dire la trame précédente, est perdue, car ce registre
n'est pas déchargé pendant cette période. Après cette deu-
xième opération successive d'écriture dans la même unité, les
conditions de commutation sur l'unité suivante sont de nou-
veau remplies, car le déchargement de ce registre suivant a
pu être achevé entretemps.
L'invention prévoit donc des moyens très simples
permettant de faire face en même temps tant au problème du
conflit entre le chargement et le déchargement qu'au problème
des différences positives ou négatives entre les fréquences
des deux trains.
La figure 2 montre une extension du dispositif selon
l'invention au cas plus général, où l'on veut au choix syn-
chroniser soit un premier train sur un deuxième, soit ce
deuxième sur le premier. Dans ce cas, on prévoit deux jeux
22 et 23 de trois unités de registre telles que 1, 2 et 3
selon la figure 1, chaque jeu recevant sur une entrée El, res-
pectivement E2, l'un des trains. Etant donné que la synchro-
nisation ne se fait jamais dans les deux sens en même temps,
et que les circuits de commande 4 et 5 sont identiques, on
n'a pas à doubler ces circuits. Le circuit de commande 4 est,
comme dans le cas de la figure 1, responsable du chargement
cyclique des trois registres du premier jeu 220 En outre, il
est responsable du déchargement cyclique des trois registres
du jeu 23. Le circuit de commande 5 est, comme dans le cas
de la figure 1, responsable du déchargement cyclique des re-
gistres du jeu 22. En outre, il est responsable du chargement
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lO~'~Z~S
cyclique des registres du jeu 23. Le jeu 22 effectue l'adap-
tation du train El sur l'horloge trame Ht2 et le jeu 23
effectue l'adaptation d'un train E2, dont l'horloge "trame"
d'origine est Ht2, à un train dont l'horloge "trame" est Htl.
L'invention n'est pas limitée aux exemples de réali-
sation décrits ci-dessus. On peut en particulier modifier la
structure logique en utilisant une logique négative avec des
portes ET-NON et OU-NON. On peut également remplacer les re-
gistres à décalage 16 et 17 par un compteur cyclique à deux
bascules qui compte jusqu'à 3. Il est également évident qu'on
peut introduire des retards dans certaines lignes de commande
pour éviter une fausse commande due à des transitions de
signaux.
Enfin, l'invention peut être appliquée dans sa géné-
ralité à un train d'informations non binaires, si les registres
et portes sont adaptés à traiter de telles informations. -
