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4 ~1. .
æ
Procé de_tran~mis~ion série d'lnformations binaires et dispositifs
- pour sa mlse en oeuvre
La présente inYention concerne la transmission notamment sur
fibres optlques.
Dans un réseau de transmission numérique 17 élément de signal
de base est constitué par le multlplex du premier ordre au déblt
de 2,048 M bit /9 correspondant à une capacité de 30 voie3 téléphoniques.
A la Jonction entre équipements ce signal e~t transmis par câble~
électriques au moyen d'un code bipolaire haute densité désigné par HDB3
et normallsé par le CCITT.
Le code HD~3 est un cas partlculler du oode HDBn qul est ur.
code bipolaire à trois niveaux (-, 0, +) dans lequel :
- les 1 binalres sont représentés par des impulsions rectangulaires
de rapport cyclique 1/2 alternativement positives et négatives,
- le3 0 binaires sont représentés par des intervalles de temps-
vides sau~ lorsqu'lls se succèdent en nombre supérieur à n auguel
cas toute séquence de n ~ 1 zéros successifs est remplacée par une
séquence de remplisqage à n + 1 éléments dont tous'les éléments sont
des zéros à l'exception du premier et du dernler, le'dernier élément
étant un vlol de bipolarlté c'est-à-dire une lmpulsion de rapport
cyclique 1/2 de même polarité que la dernière qui l'a précédé, le
premler élément étant solt un 0 soit un un bipolaire normal, le choix
s'effectuant de manière que la polarite d'un viol soit di~férente
de celle du dernier viol antérieur.
Un signal numérique codé en HDBn présente de3 redondances :
au plus n 1 1 intervalles de temps vides et des viols de polarité
alterné~ qui facilitent la récupération du rythme et l'élimination
de la composante contlnue et qui permettent en outre de détecter
aertaines erreurs en llgne.
Les systèmes actuels de transmission par fibre~ optiques utilisent
des sources de lumière modulées en tout ou rien qui ne permettent
pas l'utilisation des oodes bipolalres mais uniquement celle des
- codes blnaires. Parmi ces derniers liun des plus utillsas est le code
C M I (inversion codée des uns) dans lequel :
- les 1 binaires sont représentés alternativement soit par
une lmpulsion rectarlgulaire da rapport cycllque 1 soit par un intervalle
de temps vide
.. ..
7~
-- 2
- et les 0 binaires sont représentés par une
impulsion rectangulaire de rapport cyclique 1/2 situee dans
la première moitie d'un intervalle de temps ou, selon une
variante, dans la deuxième moitle d'un intervalle de temps.
Dans les systemes connus, on e:Efectue, a la tran-
sition, entre une jonction normalisee codee en ~IDB3 et une
liaison par fibres optiques codee en C M I, un transcodage
avec un decodage intermediaire~ Cela a pour inconvénient
de ne pas permettre a la reception le contrôle des erreurs
affectant le signal code en ~DB3 a la jonction d'emission
car les informations dues à la redondance du code HDB3 sont
perdues dans le decodage intermediaire utilise lors du
transcodage HDs3 - C M I au depart de la liaison par fibres
otpiques. En effet, une longue suite de zeros ou des viols
de polarite non altexnes affectant le signal code en HDB3 à
la jonction d'emission disparaissent au cours des transco-
dages HDB3 - C M I et C M I - HDB3.
La presente invention a pour but d'eviter l'incon-
vénient precite grâce ~ un codage binaire pour la transmis -
sion sur fibres optiques qui permet dans le cas d'une liaison
entre deux jonctions normalisees en HDBn, de restituer, côte
reception un signal code en HDB3 rigoureusement identique a
celui de la jonc~ion emission.
Plus particulièrement, la presente invention a
pour ob~et un dispositif de detection d'erreurs adapte a un
signal obtenu avec un procede de transmission sërie d'infor-
mations binaires dans lequel chaque information binaire est
: . transmise sous ~orme d'un signal binaire elementaire.occupant
un intervalle de temps dit moment binaire. Ce dispositif de
detection comporte:
un circuit de recuperation d'horloge delivrant un
: signal d'horloge recupere et inverse definissant les moments
binaires associes aux in:Eormations contenues dans un signal
d'entree correspondant au signal obtenu, e-t ayant des fronts
-
z
-- 3 --
de descente coincidant avec les fronts de montée du signal
d'entrée;
une porte logique et~ à deux entrées l'une rece-
vant le signal d'entrée du dispositif de détection d'erreurs,
l'autre le signal d'horloge récupére et inversé délivre par
le circuit de récupération d'horloge;
une porte logique ~<non ou à deux entrees connec-
tees en parallele sur celles de la porte logique et;
un circuit à retard connecte à la sortie de la
porte logique non ou qui, sous l'action du signal d'horloge
récupere et inversé, retarde d'un demi-moment binaire les
impulsions disponibles en sortie de ladite porte logique
non ou;
- un doubleur de fréquence ayant une entrée connectée
à la sortie du circuit de récupération d'horloge;
un registre ~ decalage bidirectionnel à quatre
étages ayant une entree d'horloge connectée à la sortie du
doubleur de frequence, des entrées parallèles de données
pour deux des quatre étages et une entrée série de données
pour decalage à droite portées au niveau logique 1, des en-
trées parallèles de données pour les deux autres des quatreétages et une entree serie de données pour decalage a gauche
portées au niveau loyique 0, une entree de comrnande de déca-
lage à droite activee par le signal de sortie de la porte
logique et et une entrée de commande de decalage ~ gauche
activée par le signal de sortie du circuit à retard; et
un circuit logi~ue détectant les débordements à
droite et à gauche du registre à décalage ainsi que plus de
deux decalages dans le même sens à l'intérieur de ce dernier
et emettant en reponse, sur la sortie du dispositif de
detection d'erreurs, un signal d'erreur qui est egalement
utilisé pour la remise à l'état initial du registre à
décalage
7~t72
D'autres caractéristlques et avantage3 de l'inYentlon ressortiront
des revendicatlon~ Jointes et de la descriptlon ci-après faite en
regard du des3in dan~ lequel :
- la figure 1 lllustre un procédé de tran3misslon.d'1nformations
blnalres selon 1'invention,
- ~ la figure 2 représente 1e ~chéma d'un codeur mettant en oeuvra
le procédé ~elon l'invention à.partlr de slgnaux codés en HDB3,
- la figure 3 est un ensemble de courbes explicitant le fonctionnement
du codeur représenté à la figure 2~
- la figure 4 représente le schéma d'un décodeur utilisable pour
tran~coder en HDB3 les ~lgnaux ls~u3 du codeur représente à la figure 2,
- la flgure 5 est un ensemble de courbes expllcitant le fonctionnement
du décodeur repré~enté à la ~igure 4,
- la ~igure 6 e9t le schéma d'un circult de récupération d'horloge
utilisable pour le décodeur reprësenté à la figure 4,
- la flgure 7 e~t le schéma d'un dispositif de régénération utili~able
pour le signal délivré par le codeur représenté à la figure 2,
- la figure 8 est un ensemble de courbes explicitant le ~onctionnement
du circuit de régénération représenté à la flgure 6,
- la figure 9 représente le schéma d'une réalisation possible du
circuit à retard utilisé dans le di3po~1itif de régénération de la
rigure 7
- et la figure 10 e3t le schéma d'un detecteur d'erreur3 utilisable
avec les signaux du codeur représenté à la figure 2.
On a repréaenté en.a 3ur la ~lgure 1 une séquence d'lnformation
binaires 0~1 cadencée à la fréquence F ou de moment blnaire de durée 1/F
et en b et c deux versions d'ùn slgnal binaire évoluant entre un
niveau lnférieur dit nlveau nul et un niveau supérieur dlt niveau
pc9itiP. Dans ce signal :
- une ln~ormation binaire 1 e~t repré~entée alternativement ~olt
par une lmpulsion posltlve solt par un niveau nul s'étendant l'un
et l'autre sur toute la durée du moment binaire considéré,
- une information binaire O n'appartenant pas à une séquence de quatre
informations binaires 3uccesslves 0 est représentée par une lmpulsion
positive occupant la premlère moitié du moment binaire considéra
. . . ~
- et dans chaque séquence de quatre informations binaires successive3 0,
les informations binalres 0 ~ont représentée~, comme précé~emment,
par de~ impul~ions po~itives occupant la première moitié des moments
binaires con~idérés à l'exception éventuellement de la première
5 in~ormation binaire 0 de la séquence qui e~t représentée comme
une information binaire 1 en respectant la règle de l'alternan¢e
dans le ca~ où un nombre pair d'in~ormation~ binaires 1 a été émis
depuis la fin de la précédente séquence de quatre informations binaireq
succes~ive~ 0, et à l'exception de la dernière information binalre 0
10 de la séquence qui est tou~ours repré~entée comme une information
binaire 1 en vlolant la règle de l'alternance.
La définition précédente fait dépendre, la forme du signal
représentant la ~uite d'informatlon3 binaires a), des inf`ormations
binalres qui l'ont précédé. Cette forme est soit celle de la courbe b)
15 dans le cas ou le dernier viol précédent la suite d'informations
binaires a), c'est-à-dire la quatrième lnf`ormation binalre 0 de
la dernière séquence de quatre in~ormations binaire3 successives 0
précédant la auite d'informations binalres a), était un niveau nul,
soit celle de la oourbe c) dans le cas où le dernier viol précédent
20 la suite d'informations binaires a éta:Lt un niveau positif.
Dans l'hypothèse où le viol préoédant la suite d'informations
binaire3 a était un niveau nul, c'est-a-dire le cas de la courbe b),
la dernière lnformation binaire 1 de la suite a) avant la première
séquence de quatre informations binaires successives 0 e3t représentée
25 par un niveau nul. Cela lmplique, en vertu de la règle de l,'alternance~
que les informations binaires 1 comprises entre les deux séquences
de quatre in~ormation~ binaires succe~sives 0 sont en nombre pair
et qu'iI y a dono lieu de représenter la première information blnalre 0
de la première séquence de quatre informations binaires ~ucce~ives 0
30 de la suite a comme une in~ormation binalre 1 en respectant la règle
de l'alternance c'est-à-dlre par une lmpulsion positive s'étendant
sur tout le moment binaire.
De mêmc~ en se reportant ~ la courbe o)~ on constat~ que la
dernière information binaire 1 précédant la première séquence de
35 quatre lnformations binaire~ ~uccesslves 0 e~t representée par un
niveau nul. Puiaque, par hypothese, le dernier viol précédant la
` - 6 - ~ ~ ~7~
sulte d'lnformations binaire~ a) était dans ce cas un niveau positif~
la règle de l'alternance implique que le~ lnformation~ binaire3 1
~ntrs les deux séquences de quatre lnrormatlons binalres 3ucces3ive~ 0
sont en nombre impalr et qu'il y a donc lieu de représenter la première
in~ormation binaire 0 de la première séquence de quatre informations
blnaire~ 3ucce~sive~ 0 de 12 suite a comme une in~ormation blnaire 0
ordinaire c'est-à-dire par une impulsion positive occupant la première
moitié du moment binaire oonsidéré.
La quatrième in~ormation binaire 0 de la première séquence
de quatre in~ormatlons binaires sucoessive~ 0 de la suite a) e~t
représentée sur la courbe b) par une impulsion positlve et sur la
courbe c) par un niveau nul s'étendant l'un et l'autre sur tout
le moment binaire considér2. Dans les deux cas cette quatrième in~orma-
tion binaire 0 est représentée comme une infor~ation 1 en vlolant
la règle de l'alternance qui consiste à faire succéder à une absence
d'impulsion pendant un moment binaire, une impulsion positive occupant
tout un moment binaire et réciproquement, cela sans tenlr compte
des impulsions positives occupant des demi-moments binaires.
Aveo la dé~inition adoptée la règle de l'alternance est respectée
au niveau des viols qui ont touJours lieu alternativement au niveau
positif puis au niveau nul ou inversement.
Le codage binaire qui vient d'être décrit peut être générallsé
en rempla~ant dans sa dé~inition le3 ~équences de quatre informationg
binaires suaoessives 0 par des séquenc!e3 de n~1 informations binaires
succes~lves 0. Il peut également être modifié en décalant les impulsions
positives représentant des informations binaires 0 n'appartenant
pa~ à des séquences de n~l informations binaires succes3ives 09
de la première à la deuxième moitié des moments binaires. Par ailleurs
on peut interchanger les représentati~ns des in~ormations binaire~ 0
et l ou remplacer le3 impul~ions positives par des impul~ions négatives.
La réoupération du rythme e3t aisée car le slgnal obtenu oomporte
au moins une transitlon par moment binaire. Elle peut se faire par
-riltrage autour de la fréquence de rythme ou par synohronlsation
d'un osoillateur ~onctlonnant à la fréquenoe de rythme sur les transi-
tions do 0 à 1 du ~lgnal.
-- 7 --
Le codage binaire qui vient d'être décrit présente les mê~e~redondance~ qu'un code bipolalre HDBn ce qui, d'une part~ simplifie
le~ opérations de transcodage par rapport au code HD~n et ce qui,
d'autre part, permet d'assurer la contlnuité de la surveillance
des erreurs de codage dans les ~ystèmes de transmission où il est
utilisé pour relier de~ ~onctions codées en HDBn. Pour illustrer
cette dernièrs proprieté, on va décrire plus spécialement un codeur
~onctionnant à partir du HD83 et un décodeur aboutis~ant au HD~3.
Pour obtenir un codeur fonctionnant à partir des information~ binaires
ellea-même~ il su~fira de falre précéder le codeur que l'on va décrire
d'un codeur HDB3. De mame pour obtenir un décodeur fourni3~ant les
informations binaires elles-mêmes il suffira de ~aire 3uivre le
décodeur que l'on va décrire d'un décodeur HDB3. Le codeur et le
déoodeur HDB3 ne seront pas détaillés car ils ~ont partie de l'art
connu. De~ exemples en 30nt décrits, notamment, dans l'article de T.A.
- MOORE intitulé : n Digital transmission codes : propertie~ of HDB3
and related ternary codes with reference to broadca3t signal distri-
bution "paru dan~ la revue : "The Radio and Electronic Engineer"
vol.44 n 8 août 1975 pages 421 à 426.
La ~igure 2 représente le schéma cl'un codeur fonctionnant à
partir d'informations binaires cadencées préalablement mises sous
forme HDR3 et du ~ignal d'horloge as30cié définissant les moments
binaires occupés par ces inrormations. Ce codeur comporte :
~ un discriminateur 1 dont l'entrée corre~pond à l'entrée signal A
du oodeur et qui 9épare les lmpul~ion~ du signal d'entrée en fonotion
de leurs polarités et le~ re~titue ~ou~ une seule polarité sur deux
sorties di~tinctes l'une B réservée aux impulsions de polarité d'origine
positive et l'autre C raservée aux impulsion3 de polarite d'origine
négative,
- un double circuit de mise en forme 2 connecté aux ~ortie~ B et C
du discrimlnateur 1 et à une entrée horloge H du codeur, qui, ~ou~
l'aotion du signal d'horloge, élargit les impulsions présentes sur
les sorties B et C du discriminateur 1 et leur donna un rapport
cycllque 1/1 avant de lea délivrer sur deux 30rties D et E diqtinctes,
l'une D réservee aux impul~ions de polarité d'origine positive,
l'autre E aux impulsions de polarité d'origine négatlve,
~ un circuit "porte" 3 connecté aux sorties D et E du double circuit
de mi~e en ~orme 2 et à l'entrée d'horloge H du codeur, qul, sou9
l'action du ~ignal d'horloge émet des impulslon~ de rapport cyclique 1~2
en l'absence d'impul~ions sur le~ sorties D et E du double circult
de mise en ~orme 2
- et un circuit sommateur 4 connecté à la sortle G du circuit "porte" 3
et à la ~ortie D du double circuit de mise en ~orme 29 qui délivre
le signal de 30rtie du codeur.
Le discriminateur 1 comporte deux comparateurs 5 et 6 connectés
l'un 5, par ~on entrée non inverseu~e, à l'entrée signal A du codeur
et par ~on entrée inverseuse à une source de tenslon de référence
positive et l'autre 6 par son entrée inver~euse à l'entrée signal
A du codeur par 30n entrée non inverseuse à une source de tension
de référenoe négative, les tension~ de référence po3itive et négative
étant3 en valeur absolue, inférleures aux amplitudeq des impulsions
du 31gnal d'entrée codé en HDB3.
Le double circuit de mise en forme 2 comporte deu~ ba~cules
de type D 7 et 8 connectées par leur entrée de donnéeq l'une 7
à la sortie ~ du discriminateur 1 et l'autre 8 à la sortie C de
ce dernier, et par leur entrée d'horloge à l'entrée d'horloge H
du codeur.
Le circuit 3 comporte une porte logique "non ou" 9 à deux entrées
connectées aux deux sorties D et E du double circuit de mise en
forme 2 et une porte logique "et" 10 à deux entrées l'une conneotée
à la sortie F de la porte logique "non ou" 9 l'autre à l'entrée
d'horloge H du codeur.
Le circuit ~ommateur 4 comporte une porte logique "ou" à deux
entrée3 connectée~ l'une à la ortie D du double circuit de mise
en forme 2 et l'autre à la sortie G du circuit "porte" 3.
Le codage à partir d'un 3ignal SQU9 forme HDB3 e~t plu~ simple
qu'à partir de3 informations binaire3 elles-mêmes car un certain
nombre d'opération~ necessaires au codage sont faites lors de la
mise en ~orme en HD~3 notamment la dlstinction entre les in~ormations
blnalre~ 1 en fonction de leur rang pair ou impair et la détermination
des premlère et dernière informations d'une séquence de quatre in~orma-
tlons binaire3 sucoessives 0 y oompris les viols de la règle de
l'alternance. Il e~t obtenu selon la règle suivante :
_ 9 _ ~ ~ ~7~
une impulslon positive du signal d'entrée ~ous forme HDB3 e~t
élargie de manière à occuper tout un moment binalre,
- une impulsion négatlve du si~nal d'entrée 30us forme HDB3 eqt
ignorée
- et une ab~ence d'impulsion3 pendant un moment binaire du signal
d'entrée 30u~ forme HDB3 est transformée an une impulsion occupant
la premlère moitié d'un moment binaire. Cette règle est blunlYoque.
L'application de sa réclproque permet de retrouver au deoodage un
signal en tout point identique à celui qui a été codé. Elle rend
par con3équent pos~ible la surveillance à la réception de~ erreurs
de tran~mission affectant le slgnal d'émlssion codé en ~3D~3.
Le codeur applique la règle précédente avec un retard d'un
demi-moment binalre. Les lmpulsions positive3 du signal d'entrée
du codeur, après avoir été détectée~ par le discriminateur 15 30nt
retardée3 d'un demi-moment binaire et chargées par la ba3cule 7
qui est active ~ur les fronts montants de son sienal d'horloge puis
transmlses à la sortie du codeur par la porte logique "ou" 4. La~
impulsions négatives du signal d'entrée du codeur, aprè3 avoir été
détectées par le discriminateur 1 ~ont retardées d'un demi-moment
binaire et élargles par la bascule 8 qui est active sur le~ fronts
montants de son 3ignal d'horloge~ puis utilisées pour bloquer le
clrouit "porte'l 3 sans être transmises à la sortie du codeur. L'ab3ence
d'impulsions pendant un moment binaire du signal d'entrée du codeur
se ~raduit avec un retard d'un demi-moment binaire par une absence
d'impulsion aux sorties B et C des bascules 7 et 8 détectée par
la porte logique ~non ou~ 9 qui débloque la porte lo~ique "et" 10.
Cette dernière permet alors la transmis3ion, en sortie du codeur,
par l'intermédiaire de la porte logique "ou" 4~ d'une impulsion
d'horloge qui, compte tenu d'un demi-moment binaire de retard dû
à la bagcule 7, se trou~e être dans la première moitié d'un moment
binaire du signal de sortie du oodeur.
Les dlagrammes de la figure 3 représentent la forme des signaux
en dlrrérents polnts du oodeur. En tête de oeux-ol on a représenté
la séquence d'informatlons binaires a reprise de la flgure 1. Les
autres dia8rammes sont lndexés sur la gauche par des lettres ma~uscules
rsprlse3 du schéma de la figure 2 et reperant sur ce dernier les
7~7;~
-- 10 --
points où ~ont dlsponibles les 3ignaux représenté~. La forme du
~ignal appliqué à l'en~rée A du codeur est celle d'un signal en HDB3
corre~pondant à la ~équence d'informations binaires a dans l'hypothè~e
où le viol précédant la dite ~équencs étalt négatif, hypothèse pour
laquelle on obtlent avec le procédé de transmi3sion précédemment
décrit un signal dont la forme est représentée en b à la figure 1.
La courbe représentant le~signal en 30rtie I du codeur correspond
à la courbe b de la ~igure 1 à un retard d'un demi-moment binaire
près.
Un décodeur adapté au signal délivré par le codeur précédent
e3t représenta à la figure 4 a l'exception de son circuit de récupé-
ration d'horloge. On distingue sur cette figure :
une porte logique "et" 11 à deux entrées l'une constltuant celle
celle du décodeur et l'autre étant connectée à la sortie H d'un
oircuit de récupération d'horlogeO
- une porte logique "non ou~ 12 à deux entrée~ connectées en parallèle
sur celles de la porte logique "et" 11,
- un circuit à retard 13 connecté à la 30rtie K de la porte logique "non
ou" 12 apportant un retard égal à un demi-moment binaire
- et un amplificateur différentiel 14 dont l'entrée inverseuse est
conneotée à la sortie J de la porte loglque ~et" 11 et dont l'entrée
non inverseuse est connectee à la ~ortie M du circuit à retard 13.
Le circuit à retard 13 comporte une ba3cule de type D 15 active
3ur les front~ de montée de ~on signal d'horloge et une porte logique "et~
à deux entrée3 16. La ba3cule de type D 15 e3t connectée par son
- entrée de données à la sortie K de la porte logique "non GU~ 12
et par 30n entrée d'horloge à la ~ortie H du clrcuit dP récupération
d'horloee. La porte logique "et" 16 à l'une de se3 entréea oonnectée
à la 30rtie non inver~ée de la ba~cule de type D 15 et l'autre à
la ~ortie H du circuit de récupération d'horloge.
Le circuit de récupératLon d'horloge fonctionne à partir du
signal d'entrée du décodeur. Il peut atre réall3é9 comme représenté
à la rigure 6~ à l'aide d'un ampllficateur à tran3i3tor chargé par
un circult osclllant L C à coefficlent de surtension élevé et accordé
sur la ~réquence d'horlo~e, et sulvl par un ampllricat2ur de ml~e
en ~orme rectangulaire a deux sortle~ complémentalres l'une H dellvrant
un signal d'horloge recupére dont le3 front~ montants colncident
avec ceux du ~lgnal d'entrée du décodeur c'ast-à-dire avec le début
des moment~ binaireq et l'autre H délivre un signal d'horloge récupéré
et inver~é dont les rronts desoendants coIncident avec les fronts
5 montants du signal d'entrée du décodeur.
Le décodage s'effectue selon la règle invers0 appliquée au
codage :
- une impul3ion s'étendant 3ur tout un moment binaire e3t transformée
en une impulsion positive occupant la première moitié du moment
10 binaire,
- une absence d'impulsion pendant tout un moment binaire est tranaformée
en une impulsion négative occupant la première moitié du moment
binaire
- et une impul~ion pendant la première moltié d'un moment binaire
est ignorée.
Les impulsion~ occupant tout un moment binaire du 3ignal d'entrée
du décodeur sont repérables par leur pré3ence dans la deuxième moltié
d'un moment binaire et ~ont détectée3 de cette manière à l'aide
de la porte logique "et" 11, avec un retard d'un demi-moment ~inaire.
Les moments binaires sans impulsion dans le signal d'entrée
du décodeur sont repérables par l'absence d'impul3ion dan3 leur
première moitié et sont déteotés de cette façon à l'aide de la porte
logique "non ou" 12 sans aucun retard.
Le circuit à retard 13 permet de synchroni~er les détections
de~ impulsionQ et des ab~encea d'impulclion occupant tout un moment
binaire. La ba~cule de type D 15 activée au milieu de chaque moment
binaire par le ~ignal de récupération d'horloge di~ponible en H
effectue oette synchronisation en apportant un retard d'un deml~
moment binaire aux impulsions délivrées par la porte logique "non
ou" 12. La porte logique "et" 16 calibre les impulsions délivréeq
par la ba~oule de type D 15.
L'ampliflcateur dlfférentiel 14 delivre un 3ienal bipolaire
dont le9 lmpulsions posltives oorre~pondont à ooll~s d~livr~es par
la porte loglque ~et" 12 ot dont les impulsions negative~ oorre~pondent
aux impulslon3 po~itlves déllvrées par le circult ~ retard 13.
12 ~ 7'~
-
Les diagrammes de la figure 5 représentent la forme des signaux
en différents points du décodeur~ Il3 sont indexé~ ~ur la gauche
par des lettres maJu~cules repri~es sur le schéma de la figure ~
et repérant sur ce dernier les points où ~ont disponibles les signaux
représentés. Le ~ignal d'horlo~e récupéré disponible en ~ pré~ente,
comme le sienal d'horloge utilisé au codage, un front de montée
au milieu de chaque moment binaire~ La forme du qignal appliqué
à l'entrée I du décodeur est celle du signal de sortie du codeur
représenté sous la même indexation dans la figure 3 et obtenu à
partir d'un signal sou~ forme HDB3 appliqué à l'entrée du codeur
et représenté en A à la figure 3. Il donne lieù, en ~ortle du décodeur~
à un 9ignal bipolaire dont la forme repré3entée en S à la figure 5
correspond à celle du slgnal d'entrée du codeur représentée en A
à la figure 3 à un retard d'un demi-moment binaire près.
La figure 7 représente le schéma d'un dispositif de régenération
utilisable pour remettre en forme le signal délivré par le codeur
représenté à la figure 2. Ce dispo3itif de régénération est, comme
le décodeur précédent, représenté sans 30n clrcuit de récupération
d'horloge. On di~tingue sur cette figure :
2Q - un circuit à retard 17 connecté à la 30rtie H d'un circuit de récupéra-
tion d'horlog~ non représenté, retardant le signal d'horloge récupéré
d'une durée inférieure à un demi-moment binaire à un multiple près
de moment binaire,
- un circuit de mise en forme 18 placé en entrée du dispositif de
25 régénération~
- un premier circuit d'échantillonnage 19 connecté par une entrée
d'échantillonnage à la sortie du circuit de mise en forme 18 et par
des entrées de commande d'échantillonnage aux sorties H et H1 du
olrcuit de ré¢upération d'horloge et du circult à retard 17, a3~urant
30 un échantillonnage du signal à ré~énérer sur un court in~tant avant
la fin de la premiè~e moitié de chaque moment binaire, après une
transition de la verslon retardée du signal d'horloge récupéré,
- un deuxlème oir¢uit d'échantillonnage 20 connecté par une entrée
d'échantillonnage à la sortie du circult de mise en forme 18 par
35 des entrées de commande d'échantillonage aux sortie~ H et H1 du clrcuit
de récupération d'horloge et du circuit à retard 17, assurant un
.
~'7~
- 13 -
échantillonnage du 3ignal à régénérer qur un court in~tant avant
la ~in de la première et de la deuxième moitiés de chaque moment
blnaire aprè~ une tran~ition de la version retardée de l'horloge
récupérée
5 - et une bascule bistable 21 dont l'entrée de remise à un est connectée
à la sortie P du premier circuit d'échantillonnage 19 et dont l'entrée
de remise à zéro e~t connectée à la qortie 0 du deuxième circuit
d'échan~illonnage 20.
Le circuit de récupération d'horloge fonctionne à partir du
10 signal à régénérer. Il peut être identique à celui représenté à la
figure 6. Mais la sortie utiliséa est la sortie H ~ur laquelle e~t
di~ponible un signal d'horloge présentant des ~ront~ montantq ooIncidant
avec ceux du signal à régénérer.
Le circuit à retard peut être con~titué, comme représenté sur
la figure 9, par une inductance 30 connectée en série entre son entrée
et sa ~ortie et par une capacité variable 31 disposée entre ~a sortie
et la mas~e, la capacité 30 et l'inductance 31 formant un circuit
o~cillant série accordé au voisinage de la fréquence d'horloge. Il
e~t alors complété par de~ diodes d'écrêtage 32 et 33.
Le premier circuit d'échantillonnage 19 réali~e la ~onotlon
logique "etn. Il oomporte une première porte logique "et" 22 à deux
entrées l'une oonneotée à la qortie H du oirouit de récupération
d'horloge l'autre à la sortie H1 du oircuit à retard 17 et une deuxième
porte logique "et`' 23 à deux entrées connectées l'une à la sortie X
25 de la première porte logique '1et" 22, l'autre à la sortie N du circuit
de mise en forme 18.
Le deuxième circuit d'échantillonnage 20 comporte une première
porte logique "non ou exclusif" 24 à deux entrée3 l'une connectée
à la sortie ~ du circuit de récupération d'horloge l'autre à la ~ortie
30 du circuit à retard 17 et une porte loglque "et" à deux entrée3 25
l'une connectée à la sortie Z de la porte loglque "non ou exclusi~" 24
et l'autre connectée par l'lntermédialre d'un ln~er~eur à la sortle N
du circuit de mise en ~orme 18.
La bascule bistable 21 est une bascule R S connectée par son
35 entrée de remise à 1 à la sortie P de la porte loKique "et" 23 et
- par son entrée de remlse à 0 à la ~ortle 0 de la porte loglque "et" 25.
3~7~ ~
Elle délLvre le signal régéneré ~ur 3a sortie non inversee SR.
On distlngue égal0ment ~ur le schéma de la figurs 7 une ba3cule
de type D 26 connectée par son entrée données à la sortie H du circuit
d'horloge et par son entrée d'horloge à la sortie Z de la porte
logique "non ou exclu~if" 24~ Cette bascule 26 fournit sur ~a aortie
non inversée HR un ~ignal d'horloge synchrone avec le signal ré8énéré
disponible à la 30rtle SR de la ba~cule RS 21.
La régénération du ~ignal conqiste à ~ynohroni3er ses transitions
sur la version retardee du ~ignal d'horloge récupéré. Cette synchroni~a-
tion e~t efrectuée à l'aide de la bascule RS 21 dont les tranqition~de O à 1 sont commandées, sa sortie non lnversée étant au niveau
logique 0, par l'apparitlon d'un niveau logique 1 en sortie du premler
circuit d'échantillonnage 19 et dont les transltions de l à 0 sont
oommandéeq~ ~a sortie non inversée3 étant au niveau logique 1, par
l'apparition d'un niveau loglque 1 en qortie du deuxième circult
d'échantlllonnage 20.
Une transition de O à 1 du signal délivré par le codeur de
la figure 2 ne peut se produire qu'au début d'un moment binaire.
Pour la régénérer il 3ufflt d'effectuer un échantillonnage dans
la première moitié de chaque moment binaire après la transition
de O à 1 de la version retardée Hl du signal d'horloge récupéré
c'est~à-dire pendant les in~tants où le signal d'horloge récupéré H
et sa version retardée H1 sont simultanément au niveau logique 1.
L'ordre d'échantillonnage est alors délivré par la porte logique "et" 22
et l'échantillonnage e~t effectué par la porte logique "et" 23.
Une tran3ition de 1 à O du signal délivré par le codeur de
la figure 2 peut se produire au début ou au milieu d'un moment binaire.
Pour la régénérer il faut effectuer un échantillonnage d~n3 la première
et la deuxième moitiés de chaque moment binaire après chaque transition
de la ver3ion retardée H1 du ~ignal d'horloge récupéré c'est-à-dire
pendant le~ lnstants ou le signal d'horloge récupéré H et 3a version
retardée H1 30nt simultanément dan~ le même étaS logique. L'ordre
d'échanSillonnage e~t alor3 délivré par la porte loglque "non ou
exclu3if" 2 et l'échantillonnage est effectué par la porte logi-
que "et" 25, la valeur de l'échantillon etant complémentee par uninverseur pour une commande correcte de la bascule RS 21.
- 15 -
Afin de limiter au maxlmum l'influenoe de3 parasite~, la durée
de~ ~chantillons e~t réduite au mlnimum compatible au bon fonctionnement
de la ba~cule RS 21 en a~ustant le retard apporté par le circuit
à retard 17 à une valeur in~érieure mai~ proche d'un demi-moment
binaire.
Le3 diagram~es de la rigure 8 représsntent la forme de3 ~ignaux
en dlfferent3 point~ du dl3positif de régénération. Il3 ~ont indexés
~ur la gauohe par deq lettres maJu3cule~ repri3es 3ur le ~chéma
de la ~igure 7 et repérant sur ce dernier le~ point~ où eont disponibles
le~ signaux repré~entés.
L~ figure 10 repré3ente le sohéma d'un détecteur d'erreurs
utili3able pour la 3urveillance du signal délivré par le codeur
décrit en regard de la figure 2. Le détecteur d'erreur est repré~enté
3ans 30n circuit de récupération d'horloge. Il comporte outre ce
dernier :
- une porte logique "et" 3S à deux entrée3 l'une I constituant celle
du détecteur d'erreur~, l'autre étant connectée à la ~ortie H d'un
circuit de recupération d'horloge,
- une porte logique "non ou" 40 à deux entréeq connectées en parallèle
3ur celle~ de la porte logique ~et" 39,
- un circuit à retard 41 connecté à la sortie de la porte logique "non
ou" 40 et à celle H du circult de récupération d'horloge, apportant
un retard d'un demi-moment binaire aux impul3ion~ délivrée3 par
la porte logique nnon ou" 40,
- un circuit doubleur de fréquence 42 connecté à la 30rtie E~ du
oircuit de récupér~tion d'horloge,
- un regi~tre à décalage bidirectionnel 43 à quatre étage3 A, ~, C, D
ayant une entrée horloge C1 connectée à la ~ortie du olrcuit doubleur
de fréquence 42, des entrée3 parallèles de donnée3 a, b pour les
étages A et B, et une entrée 3érle de donnée3 R pour décalage à
drolte portées au niveau logique 1, de3 entrée~ parallèle3 de donnée3 c,
d pour le3 étage~ C et D, et une entrée qérie de données L portée3
au nireau logique 0, une entrée de commande de decalage à droite So
activée par le signal de la porte logique "et~ 39 et une entrée
de commande de décalage à gauche S1 activée par le signal de ~ortle
du ciroult à retard 41
72
- 16 -
- et un circuit logique 44 détectant le~ débordements à droite et
à gauche du regiatre à décalage ll3 aiDsi que plu9 de deux déc~lo~e3
dans le même sens a l'intérieur de ce dernier et délivrant en réponse
un ~lgnal d'erreur utill~é accessoirement pour la remi~e à l'état
initial du registre à décalage 43.
Le circuit de récupération d'horloge peut être identique à
celui décrit précédemment relatlvement à la figure 6. La sortie utilisée
est, comme dans le cas du décodeur, la ~ortie H sur laquelle est
di~ponible un ~ignal d'horloge récupéré présentant des tran~ition~
de 0 à 1 au milieu de~ moments binaires a~aoclés aux information~
oontenues dans le signal appliqué à l'entrée I du détecteur d'erreurs~
Le circuit à retard 41 peut être réalisé, comme celui 13 du
décodeur repré~enté à la figure 2.
Le circuit doubleur de rréquence 42 peut être réalisé à l'aide
d'une porte logique "non ou exclusif" à deux entrée~ connectées à
la sortie H du circuit de récupération d'horloge, l'une diractement,
l'autre par l'intermédiaire d'un circuit à retard introdui~ant un
délai égal à un demi-moment binaire. Il déllvre un signal rectangulaire
présentant des transitions de 0 à 1 au milieu de chaque moment binaire.
Le registre à décalage bidirectionnel 43 à quatre étages est
un circuit intégré de technologie TTL oonnu 30us le numéro 74 194.
Il présente deux entrée3 de commande de~ décalage S0 et Sl qui permettent
de bloquer le registre lorsqu'elles sont toutes deux au niveau logique 0,
d'autoriser les décalages à droite lor3que l'entrée de commande S0
e3t au niveau logique 1 et l'entrée de commande S1 e~t au niveau
logique 0, d'autoriser les décalage~ à gauche lor~que l'entrée de
commande S1 eat au niveau logique 0 et l'entrée de commande S1 au
niveau logique 1 et de permettre le chargement des étage~ du regi~tre
par ses entrée~ parallèles de données a, b, c~ d lorsqu'elles ~ont
touteq deux au niveau loglque 1.
Le circult logique 44 comporte trois portes logiques "non et" 45,
46 et 47 utllisées pour la détection des débordements à droite et
à-gauche du registre a décalage 43. La porte logique "non et" 45
à deux 0ntrées connectées l'une à la sortie de la porte logique "et" 39,
l'autre à la sortie QD de l'étage D du reglstre à décalage ~3. Elle
détecte les présences simultanées d'un ordre de déoalage à droite
;~
- 17 -
et d'un niveau logique 1 en ~ortie de l'étage D du registre à décalage 43.
La porte logique "non et" 46 à deux entrées connectée~ l'une à la
sortie du circuit à retard 41 l'autre à celle QA de l'étage A du
regiatre à décalage 43 par l'inter~édiaire d'un inver3eur 48. Elle
détecte le3 pré~ences ~imultanées d'un ordre de décalage à gauche
et d'un niveau loglque 0 en 30rtie de l'étage A du regl~tre à décalage 43.
La porte logique "non et" 47 à deu~ entrées connectéea l'une à la
sortle de la porte logique "non et" 45 l'autre à la 30rtie de la
porte logique "non et" 1l6. Elle émet en 30rtie un niveau logique 1
dè9 l'apparitlon d'un débordement à droite ou à gauche du r0gi3tre
à décalage 113.
Le circuit logique 44 comporte également quatre bascule~ RS 49, 50,
51 et 52 à entrées complémentées utilisée3 pour mémoriser le3 tran~ltions
de 1 a 0 des étages A et B du ragistre à décalage 43 et celles de 0
à 1 des étage~ C et D de ce dernier. La bascule RS 49 à son entrée
oomplémentée S portée au niveau logique l grâce à une rési~tance
qui la relie à une souroe de tension positive +Y et connectée par
l'intermédiaire d'une capacité à la 30rtie QA de l'étage A du registre
à décalage 43. une transition de 1 à O de l'étage A provoque, par
l'intermédiaire de la capacité, une impulsion négative sur l'entrée
complémentée S de la bascule RS 49 dont la sortie pa3se au niveau
logique 1 si elle ne l'était pa3 dé~à. Une tranaition de 0 à l de
l'étage A n'a pas d'erfet. La bascule RS 50 connectée de manière
analogue à la sortie QB de l'étage B du registre à décalage 43 3e
déclenche uniquement ~ur le3 tran3itions de 1 à 0 de ce dernier étage.
La ba~cule RS 51 a 30n entrée complémentée S précédée d'un inverseur 53
dont l'entrée est portPe au nlveau logique 0 par une résistance qui
la relie~à la masse et connectée par l'intermédiaire d'une capacité
à la sortie Qc de llétage C du registre à décalage 43. Une transition
de 0 à 1 de l'étage C provoque, par l'intermédiaire de la capacité,
l'appllcatlon d'une impulsion positive à l'entrée de l'inverseur 53
qui déclenche la bascule RS Sl dont la 30rtie pa~se au niveau logique 1
~i elle n'y ~tait pas déJà. Une tran31tion de 1 à 0 de l'étage C
n'a aucun ef~et. La bascule RS 52 connectee de manière a~alogue à
la sortie QD de l'étage D du registre à décalage 43 se déclenche
uniquement 9ur le3 transitions de 0 a 1 de ce dernier étage. Le~
-- 18 ~ '7~7~
sorties de ces quatre ba~cule~ 49, 50, 51 et 52 ~ont connectées à
un circult rormé de troi~ porte~ logique3 "non et" 53, 54, 55, qui
détecte la présence d'un niveau logique 1 sur les sorties de troi~
d'entre elles. La porte logique "non et" 53 a trois entrée3 connectée~
aux sorties des bascule~ RS 49, 50 51. Sa ~ortie ne passe au niveau
logique 0 que dans le~ cas où les ~ortie~ des bascules RS 119,50 51
~ont toute~ au niveau logique l. La porte logique "non et" 54 a troi~
entrée~ connectées aux sorties de~ bascule~ RS 50, 51, 52. Sa sortie
ne pa3se au niveau logique 0 que dans le ca~ où lei ~orties de3 ba3cu-
les RS 50, 51, 52 sont toutes au niveau logique 1. La porta logique "nonet" 55 a deux entréea oonnectées l'une à la sortie de la porte logique
"non et" 53 l'autre à la la sortie de la porte logique "non et" 54.
Etant donné qu'à l'état inltial le reglstre à décalage 43 a ~es étages a
et b portés au niveau logique 1 et ses étage~ Q et d porté3 au niveau
loglque 0, la porte logique "non et" 54 émet en .~ortie un niveau
logique 1 dès que le~ ~orties de troi3 au moin~ de3 quatre étages
du registre à décalage 43 ont changé de niveau.
Le3 sorties des porte~ logique~ "non et" 47 et 55 sont reliées
par une porte logique "ou" 56 à l'entrée de données d'une ba3cule
20 de type D 57 et, par l'intermédiaire de deux porte3 logique3 "ou" 58
et 59 aux entrée~ de commande de décalage du registre à déoala~e
43. La bascule de type D 57 a ~on entree d'horloge connectée à la
30rtie du doubleur de fréquence 42 et ~a sortie non inver3ée connectée
à celle du détecteur d'erreurs et également aux entrées oomplémen-
25 tées R de~ ba3cules RS 43~50,51 et 52.
Le détecteur d'erreurs qui vient d'être décrlt surveille llalter~
nance dan~ le signal des impul~ion~ occupant tout un moment binaire
et des moments binaires sans impulsion. Il se déclenche lor3que cette
alternance n'e3t pa~ respectée au niveau de3 viol~.
La porte logique "et" 39 placée en entrée ~oue.un rôle analogue
à oelle 11 placée en entrée du décodeur représenté à la figure 4.
Elle permet de détecter les moments binair~s occupés entlèrement
par une impulsion at émet dan~ oes cas une lmpulslon occupant la
deuxième moitié des moments binaires con3idérés.
La porte logique "non ou" 40 également placée en entrée a le
meme rôlo que oelle 12 plaoée en entrée du déoodeur représenté à
~ ~d~ 2
- 19 -
la flgure 4. Elle permet do détecter les moments binalres ~ans lmpul-
sion et émet dan~ ces ca~ des lmpul~lon~ occupant la première moltié
de~ moments b1naires considérés. Ce3 impulsions sont replacées dans
la deuxième moitié des moment~ binaire3 par le circuit à retard 41.
Cela permet de laiq3er libre lapremière moitié de chaque moment binaire
pour,comme on le verra ultérieurement, d'éventuelles remise~ à zéro
des bascules RS 49, 50, 5l, 52 et remises à l'état initial du registre
à décalage 43.
L'apparition, dan3 le 3ignal d'entrée du détecteur d'erreurs,
d'un moment blnaire tout entier occupé par une lmpulsion provoque
au milleu de la deuxième moitié de celui-ci t un décalage vers la
droite du registre à décalage 43. Celle d'un moment binaire sans
impulsion provoque au milieu de la deuxième moitié de celui-ci,
un décalage vers la gauche du registre à décalage 43. Celle d'un
moment blnaire dont ~eule une moitié est occupée par une impulsion
n'a aucun effet et il n'en sera pas fait mention dans la suite.
Pour expliciter le fonctionnement du registre à décalage 43
. on se place après une remiqe à l'état initial de ce registre à déca-
lage 43 et une remise à zéro des bascules ~S 49, 50, 51, 52.
En l'absence de viol de la règle de l'alternance dan~ le signal
d'entrée du détecteur d'erreur~, un moment binaire occupé tout entier
par une impulsion succède à un moment binaire sans impulsion ou
inver~ement. Il en résulte pour le reEsistre à décalage 43 des décalages,
alternativement droite et gauche ou inversement qui se traduisent
par de~ basculements entre les niveau~ logiques 1 et O pour un des
étages ~ et C du registre à décalage 43 et par le passage au niveau
logique 1 de la bascule RS associée dès le premier basculement.
On suppo~e pour la suite du raisonnement qu'il s'agit de ltétage ~.
L'apparition du premier viol de la règle de l'alternance dans
3Q le slgnal d'entrée.du détecteur d'erreurs produit deux décalages
3ucce3sifs de même ssns dans le registre à décalage 43. Cela a pour
effet d'une part de changer l'étage du registre à décalage 43 dont
la sortie est susceptible de basculer entre les nlveaux logique3 0
et 1 lors de la détection ultérieure de moments binaires occupés
entièrement par des lmpulsions et des moments binaires sans impulsion
se succédant de manière alternée, cet éta8e devenant dans l'hypothèse
7;~
- 2U -
considérée et selon le sen~ des deux décalaees succes31f3~ solt
l'étage A ~oit l'étage G et d'autre part de ~aire pa~ser au niveau
logique l la sortie de la ba3cule RS aqsociée au nouvel étage soit
l'étage A soit l'étags C.
L'apparltion d'un deuxième viol de la rè~le de l'alternance
dans le signal d'entrée du détecteur d'erreur~ peut avoir troi3
affets distincts.
Elle peut tout d'abord produire deux décalages Yucoes3ifs de
sen~ opposés à ceux provoques par le premier vlol. C'est le cas
où la règle de l'alternance est respectée au niveau des viols, le
premier se manirestant par deux moments binalres chacun occupé tout
entier par une impul~ion 0t le deuxième se mani~estant par deux
moments binaires san~ impulsion ou réciproquement. Il n'y a alors
pas d'erreurs. Les décalages produits par le deuxième viol dans
le regi~tre à décalage 43 annulent les effets des décalages produit~
par le premier viol et l'étage B redevient celui dont la sortie
bascule entre les niveaux logiques 0 et 1. Le detecteur d'erreurs
n'émet auoune impulsion.
Elle peut également produlre deux décalages succes~ifs de même
sens que ceux provoqués par le premier viol alors que l'atage dont
la ~ortia avait changé de niveau à la suite du premier viol était
l'etage C. Ces deux décalage~ successi~s de même ~ens que ceux provoqué3
par le premier viol montrent que la règle de l'alternance n'est
pas re~pectée et qu'il y a une erreur. Ils ont pour e~fet de ~aire
basculer la sortie du registre D du niveau logique 0 au niveau logique 1
ce qui entraine le ba3culement de la bascule ~S 52 dont la sortie
pas~e au niveau logique 1. Les 30rties des troi~ ba~cules RS 50, 51, 52
sont alors au niveau logique 1 ce qui fait passer la sortie de la
porte logique "non et " 55 et celle de la porte logique ~ou" 56
au niveau logique 1. Ce dernier provoque au milieu de la première
moitié du moment binalre sulvant celui où 9e produit le deuxième
viol ( instant correspondant à l'apparitlon de la première transition de
0 à 1 dan~ le ~ignal délivré par le circult doubleur de fréquence 42
~uivant l'apparltion du nlveau logique 1 en sortie da la porte logi-
que "ou" 56~ d'une part la remise à l'état initlal du registreà décalage 43 et d'autre part le passa~e au niveau loglque 1 de
;' J~ ~ 2
- 21 -
la ~ortle de la bascule de type D 57 qui commande la remise à zéro
dcs bascules R5 49, 50, 51, 52 et par conséquent la disparition
du niveau logique 1 en sortie de la porte logique "ou" 56, dlsparition
qui provoque, au milieu de la deuxième moitié du moment binalre
suivant celui où s'est effectué le deuxième viol, le retour au niveau
logique 0 de la sortie de la ba~cule de type D 57. L'erreur e~t
donc signalée par l'émission en sortie du détecteur d'erreurs d'une
impulsion de rapport cycllque 1~2 centrée sur le moment binaire
qui suit celui où elle s'est produiteO
L'apparition du deuxième viol peut également produire deux
déoalages succes~lfs de même sens que ceux provoqués par le premier
viol alors que l'étage dont la sortie avait changé de nlveau à la
sulte du premier vlol était l'étage A. Comme précédemment ces deux
décalageq 3uccessifq de meme qens que ceux provoqués par le premier
15 viol montrent que la règle de l'alternance n'est pas respectée au
niveau des viols et qu'il y a une erreur mais leurs ef~ets ~ur le
registre à déaalage 43 sont diff`érents. Avec les hypothèses adoptées
les deux décalages successifs sont de3 décalages à gauche. Le premier
fait apparaltre de3 niveaux logiques 0 sur les sorties dè tous les
20 étage9 du registre à décalage 43. Le deuxième ne modifie pas ces
niveaux car le registre à décalage 43 subit un débordement sur la
gauche. Mais la commande appliquée en S2 ayant entra~né ce décalage
bloqus la porte logique "non et~ 46 ae qui fait passer la sortle
de la porte logique ~non et" 47 et celle de la porte logique "ou" 56
25 au niveau loglque 1 dès l'apparition du deuxième viol. Ce niveau
logique 1 pro~oque~ au milieu de la deuxième moltié du moment binaire
où 3e produit le deuxième viol (instant correspondant à la première
tra~sition de 0 à 1 du signal délivré par le doubleur de fréquence 42
après l'apparition de ce niveau logique 1)~ d'une part la remise
30 à l'état initial du registre à décalage 43 et par conséquent la
di~parition d~ ce nlveau lo~ique 1 et d'autra part le pa~sage au
niveau logique 1 de la basaule de type D 57 qui commande la remise
~ zéro des ba~cul~s RS 49, 50, 51 et 52. La di~parition du niveau
loglque 1 en ~ortie de la porte logique 'lou" 56 à la suita de la
35 remi3e à l'état initial du registre à déoalage 43 provoque le retour
au niveau loglque 0 de la sortie de la bascule de typG D 57 au mllleu
- 22 -
de la première moitié du moment binaire qui suit le deuxième viol.
L'erreur est donc qignalée en sortie du détecteur par une impulslon
de rapport cyclique 1/2 à cheval sur le moment binaire où se produit
le deuxième viol et sur le moment blnaire qul le ~uit.
Pour synchroni3er les impulslon~ ue~ du detecteur d'erreur~
on peut dlspo3er ent,re la porte logique "non et" 47 et la porte
logique "ou" 56 un circuit à rstard apportant au signal de sortie
de la porte "non et~ 47 un retard egal à un demi-moment binaire.
On peut ~an~ sortir du cadre de l'inventlon modifier certaines
di3po3itionq ou remplacer certain~ moyens par des moyens équivalents.
