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TRANSISTOR MOS POUR CIRCUITS A HAUTE DENSITE
D'INTEGRATION
DOMAINE TECHNIQUE
La présente invention concerne un
transistor MOS utilisable pour réaliser des circuits à
haute densité d'intégration.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
La figure 1 représente, de manière
schématique, la structure d'un transistor MOS
conventionnel. Il s'agit d'un transistor MOS à canal n.
Il est réalisé sur un substrat massif 1 en silicium de
type p. Deux régions 2 et 3 de type n+ sont créées, par
exemple par implantation ionique, pour former
respectivement la source et le drain du transistor. La
référence 4 désigne la couche d'oxyde de grille
fabriquée sur la surface du substrat 1 et sous laquelle
débordent les régions 2 et 3. Une électrode de grille 5
est déposée sur la couche d'oxyde de grille 4. Des
électrodes de source 6 et de drain 7 sont réalisées
respectivement sur les régions 2 et 3 et le transistor
est isolé des dispositifs adjacents par une couche
d'oxyde 8. On a représenté également le canal 9 qui se
forme sous la couche d'oxyde de grille 4 lorsque le
transistor est convenablement polarisé. Sur la figure
sont indiqués les paramètres importants suivants
- longueur de canal L,
- épaisseur de la couche d'oxyde de grille d,
- profondeur de jonction rj.
L'intérêt soutenu pour le développement de
technologies silicium à haute densité d'intégration,
hautes fréquences et faible consommation est largement
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motivé par de nouvelles exigences de portabilité, en
particulier poûr les télécommunications et équipements
informatiques. L'accroissement exponentiel des
performances techniques (conformément à la loi de
Moore) et économiques de la microélectronique sur
silicium est révélateur de la plus formidable évolution
industrielle du vingtième siècle.
L'utilisation massive du transistor MOSFET
dans la fabrication des circuits intégrés a permis
d'augmenter notablement la densité d'intégration.
Cependânt, l'accroissement soutenu en densité
d'intégration et performances électroniques risque de
se heurter aux limites physiques de fabrication. En
première approximation, il est reconnu qu'une réduction
d'un facteur a de la longueur de grille d'un transistor
MOSFET doit être accompagnée d'une réduction simultanée
d'un facteur a de l'ensemble des autres dimensions
caractéristiques (épaisseur d'oxyde de grille, largeur
de canal, profondeur de jonction), d'une réduction d'un
facteur a de la tension d'alimentation et d'un
accroissement d'un facteur a de la concentration en
dopant dans le canal.
Il est actuellement possible d'obtenir une
dimension minimale de grille de 22 nm. Cependant, une
telle réduction implique des modifications d'autres
dimensions caractéristiques du transistor qu'il est
impossible de réaliser actuellement ni même dans un
avenir proche d'après "The International Technology
Roadmap for Semiconductors-ITRS", 1999, SIA
Semiconductor Industry Association.
Les verrous technologiques qui empêchent la
réalisation d'un transistor MOS conventionnel à
longueur de grille de 22 nm sont notamment les
suivants .
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- I: une très faible profondeur des
extensions de source et de drain à leur jonction avec
le canal (de 8 à 13 nm) ;
- II : un gradient de concentration
extrêmement abrupt aux jonctions source-canal et drain-
canal (0,5 nm/déc.) ;
- III : une très faible épaisseur de
silicium (12 nm)
- IV : une consommation réduite du silicium
lors de la réaction de siliciuration (de 7 à 17 nm) ;
-- V : une faible résistance par carré du
siliciure compte tenu de son épaisseur réduite
(12,5 S2/ pour une épaisseur de siliciure de 12 nm) ;
- VI : une très faible résistance
spécifique de contact de source et de drain à
l'interface siliciure-silicium (inférieure à
1,5 = 10-8 S2 cm2) ;
- VII : un très fort niveau de dopage dans
le canal (3 1019 cm-3 ).
La miniaturisation des dispositifs MOS
requiert la formation de jonctions de plus en plus
courtes, ce qui rend extrêmement difficile
l'optimisation de la résistance spécifique de contact.
La réduction de cette résistance est en général obtenue
par un procédé de siliciuration permettant d'obtenir un
alliage qui assure une faible résistance de l'interface
siliciure/silicium, par exemple des interfaces
TiSi2/Si, CoSiZ/Si. Cependant, la réaction de
siliciuration induit une consommation de silicium qui
peut mener d'une part à une diminution de la surface
effective de contact et, d'autre part, à une
augmentation de la résistance spécifique de contact
dans la mesure où l'interface siliciure/silicium
intervient à des valeurs de dopage trop faibles.
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L'article "Proposal of a Schottky-Barrier
SET Aiming at a Future Integrated Device" de M.
FUJISHIMA et al., parü dans IEICE Transactions on
Electronics, JP, Institute of Electronics Information
and Comm. Eng. Tokyo, vol. E 80-C, n 7,
ler juillet 1997, pages 881 à 885, divulgue un
transistor MOS à un électron. Ce dispositif exploite le
phénomène de Coulomb, à savoir un effet de
quantification de charge permettant d'obtenir des
oscillations de courant en fonction de la tension de
grille' appliquée. Plusieurs contraintes lui sont alors
imposées. Le transistor doit fonctionner à basse
température (par exemple 10 K) afin que la
quantification de charge ne soit pas masquée par les
fluctuations thermiques de charge. Il est formé d'un
canal de silicium connecté à l'extérieur (contacts
source/drain) par l'intermédiaire de barrières Schottky
faisant office de barrière tunnel. Afin de pouvoir
exploiter le phénomène de blocage de Coulomb, la
résistance tunnel des barrières Schottky doit être
supérieure au quantum de résistance. Cette contrainte
justifie l'emploi de barrières Schottky relativement
hautes. Enfin, le dispositif décrit dans cet article
est un fil quantique sur silicium non dopé, ce qui
implique une largeur de dispositif très réduite. Cette
largeur très faible est indispensable pour le
fonctionnement du transistor SET afin de réduire
l'ensemble des capacités entre les contacts terminaux
du transistor et le canal de silicium, le blocage de
Coulomb ne pouvant être obtenu qu'au prix de capacités
très faibles. La largeur très faible du dispositif
permet d'obtenir une résistance tunnel des jonctions
assez grande puisque la résistance est inversement
proportionnelle à la surface d'émission.
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EXPOSÉ DE L'INVENTION
L'invention a pour objet un transistor MOS
réalisé dans la couche mince de silicium d'un substrat SOI
(10), la couche mince (13) étant dopée entre 5 . 1014 cm-3 et
5 1017 cm-3 et ayant une épaisseur inférieure à 30 nm, les
contacts de source (14) et de drain (15) étant du type
Schottky à hauteur de barrière Schottky inférieure à 0,2 aV
pour les porteurs majoritaires, le régime de fonctionnement
du transistor étant du type accumulation mettant en jeu un
courant de porteurs majoritaires pour lesquels les contacts
Schottky de source et de drain présentent une hauteur de
barrière et donc une résistance de barrière minimale.
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BREVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise et d'autres
avantages et particularités apparaîtront à la lecture
de la description qui va suivre, donnée à titre
d'exemple non limitatif, accompagnée des dessins
annexés parmi lesquels :
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- la figure 1, déjà décrite, représente de
manière schématique, la structure d'un transistor MOS
de l'art connu, réaliàé sur un substrat massif de
silicium,
- la figure 2 représente, de manière
schématique, la structure d'un transistor MOS selon la
présente invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION DE L'INVENTION
La figure 2 représente de manière
schématique, la structure d'un transistor MOS selon la
présente invention. Ce transistor est réalisé sur un
substrat SOI 10 formé d'une plaquette de silicium 11
recouverte successivement d'une couche de dioxyde de
silicium 12 et d'une couche mince de silicium 13.
La couche mince 13, ou couche active,
possède une épaisseur inférieure à 30 nm, typiquement
entre 5 et 20 nm. Cette couche est faiblement dopée,
par exemple de l'ordre de 1015cm-3. Le dopage est de
type n pour un n-MOSFET et de type p pour un p-MOSFET.
Le transistor comprend des contacts de
source 14 et de drain 15 du type Schottky et une grille
16 isolée électriquement du reste de la structure par
une couche d'isolant de grille 17 par exemple en
dioxyde de silicium.
Le principe de fonctionnement est celui
d'un transistor MOS à accumulation. Les porteurs qui
constituent le canal sont les porteurs majoritaires du
substrat, c'est-à-dire les trous pour un transistor
p-MOS sur substrat SOI de type p et les électrons pour
un transistor n-MOS sur substrat SOI de type n. Le
canal de conduction qui s'établit entre les contacts de
source et de drain est contrôlé par la tension
appliquée sur la grille. Le dispositif est mis en
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conduction par une tension de grille négative par
rapport à la tension de source pour un transistor de
type p-MOS et pour une tension de grille positive par
rapport à la tension de source pour un transistor de
type n-MOS. La hauteur de barrière Schottkv doit être
aussi faible que possible pour les porteurs
majoritaires et idéalement égale à 0 eV.
La réalisation des zones de source et de
drain par des contacts Schottky directement sur la
couche mince de silicium permet de parer aux-verrous
technologiques I et II cités plus haut.
L'épaisseur de siliciure et la consommation
correspondante de silicium durant la réaction de
siliciuration n'étant pas limitée, ceci permet de parer
aux verrous technologiques III, IV et V.
On obvie au verrou technologique VI en
choisissant une hauteur de barrière Schottky très
faible pour les contacts de source et de drain. Dans le
cas d'un transistor p-MOS, il est possible d'obtenir
une hauteur de barrière de l'ordre de 0,05 eV, soit une
résistivité de l'ordre de 6. 10-9 S2 . cmZ, par dépôt de
platine ou d'un alliage germanium-platine suivi d'un
recuit thermique. Dans le cas d'un transistor n-MOS, un
siliciure à base d'erbium pourrait donner une hauteur
de barrière inférieure à 0,2 eV.
L'utilisation d'une couche mince de
silicium peu dopée, par exemple de l'ordre de 1015 cm-3,
pour le substrat SOI permet de parer au verrou
technologique VII.
Dans le cas d'un transistor p-MOS, réalisé
sur une couche mince faiblement dopée (de l'ordre de
1015 cm-3), les contacts de source et de drain peuvent
être obtenus de la manière suivante. Un dépôt de
germanium est réalisé par évaporation sous ultra-vide.
Un dépôt de platine est ensuite réalisé par le même
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procédé. On procède ensuite à un recuit vers 600 C
pendant une pér-i.ode typique de 10 minutes. Les contacts
obtenus présentent une très faible hauteur de barrière
(environ 0,05 eV). La résistance spécifique de contact
obtenue est alors de- 1' ordre de 6 . 10-9 2 . cmZ à
10-8 S2 . cmz .
Les contacts Schottky de source et de drain
peuvent être réalisés avant la formation de la grille.
En variante, il est possible de réaliser d'abord
l'oxyde de grille et de déposer ensuite le matériau de
grille`: La grille et le canal auto-aligné sont alors
définis par gravure. Le dépôt des contacts de source et
de drain n'intervient qu'ultérieurement par auto-
alignement après réaction de siliciuration.
