Note : Les descriptions sont présentées dans la langue officielle dans laquelle elles ont été soumises.
~735~6
L'invention a pour objet une articulation d'organes de
logique, notamment de calculateurs affectés à la gestion d'un cen-
tral de télécommunications.
On conna1t par la demande de brevet canadien No 218.~74
du 23 janvier 1975 l'articulation générale d'un tel système de ges-
tion qui comprend, d'une part, plusieurs calculateurs ou "mini-
processeurs frontaux" travaillant de fa~on autonome, chacun d'eux
gérant une partie des opérations nécessaires au traitement et a la
desserte des communications, d'autre part, une unité centrale de
commande par un calculateur central ou "processeur central" chargé
essentiellement d'effectuer le pilotage des mini-processeurs fron-
taux, l'ensemble travaillant en mode asynchrone.
L'unité centrale comporte également un processeur de
maintenance relié aux mini-processeurs frontaux et travaillant en
mode asynchrone avec ces derniers, ledit processeur de maintenance
étant totalement autonome vis-a-vis du processeur central.
Selon l'invention, un système d'articulation et de gestion
pour central de télecommunications comportant, d'une part, des mini-
processeurs frontaux gérant chacun, en mode asynchrone et de facon
autonome, une partie des opérations nécessaires au traitement et à
la desserte des communications, et d'autre part, une unité centrale
comportant un processeur central associé à une mémoire centrale, un
processeur de maintenance associé à une mémoire de maintenance, les-
dits processeurs travaillant chacun egalement en mode asynchrone et
de facon autonome, le processeur central orchestrant l'activité des
mini-processeurs et le processeur de maintenance contrôlant le
déroulement normal des tâches desdits mini~rocesseurs, caractérisé
par le fait que les échanges de messages entre les mini-processeurs
frontaux et les deux processeurs de llunité centrale sont effectués
par l'intermédiaire de paires de coupleurs ~CFDl-CCDl, CFD2-CCD2)
raccordées chacune aux extrémités de deux bus-silo (bsl, bs2).
Chaque coupleur d'une même paire comprend un coupleur central de
~r -1- ~
~L~7354~
dialogue (CCD) integre à un processeur de l'unite centrale et un
coupleur frontal de dialogue (CFD) integré a un mini-processeur
frontal. Un bus-silo est dédoublé en deux lignes bus identiques
dès la sortie du coupleur central de dialogue. Chaque ligne-bus
est constituee d'une paire de fils cheminant d'armoire en armoire
et sur laquelle sont ranchées autant de derivations qu'il y a de
frontaux. Les échanges d'informations entre un processeur central
et des mini-processeurs frontaux sont transmis sous forme de messa-
ges de longueurs variables réciproquement entre le coupleur central
de dialogue (CCD) et le coupleur frontal de dialogue (CFD) sur
ledit bus-silo de sorte que le coupleur frontal de dialogue realise
lesdits echanges par mode programme en mot a mot au niveau des mini-
processeurs frontaux, et que le coupleur central de dialogue (CCD)
realise lesdits échanges d'informations par acces direct mémoire
au niveau du processeur central donc sans per-turbation du déroule-
ment de son programme. Les echanges de coupleur a coupleur sont
supervisés par le coupleur central de dialogue de facon autonome
et async~rone par rapport au processeur central.
La présente invention porte plus particulierement sur la
conception respective du coupleur frontal de dialogue et du coupleur
central de dialogue, lesdits coupleurs comportant chacune une lo-
gique propre tres élaborée et non dépendante permettant des échan-
ges d'informations realises par acces direct memoire au niveau du
central et par mode programme en mot a mot au niveau des frontaux.
Les caractéristiques du systeme de dialogue selon l'in-
vention seront bien comprises par la description et le fonction-
nement d'une forme de realisation donnee uniquement a titre d'exem-
ple, et illustreespar les figures des dessins annexes dans lesquels:
- la figure 1 est un diagramme general des liaisons en-
tre les coupleurs des mini-processeurs frontaux et le coupleur du
processeur central d'une part, entre les coupleurs desdits frontaux
et le coupleur du processeur de maintenance, d'autre part;
- 2 -
'' ~07354G
- la figure 2 est un schema logique du coupleur frontal
de dialogue;
- la figure 3 montre le coupleur central de dialogue dans
son environnement et un coupleur ~rontal de dialogue, et
- les figures 4, 5, 6 representent le schema logique du
coupleur central de dialogue.
Dans la figure 1, le processeur central PC e-t le pro-
cesseur de maintenance PM comportent chacun un coupleur central
de dlalogue CCD. Chaque CCD pilote un bus-silo bs, le coupleur
CCDl de PC pilotant le bus-silo bsl, le coupleur CCD2 de PM pilo-
tant le bus-silo bs2. Chaque bus-silo d'un coupleur est dedouble
en sortie en deux bus identiques, bsla et bslb pour le bus-silo
bsl et bs2a, bs2b pour le bus-silo bs2, reliant le coupleur central
de dialogue CCD à l'un des deux coupleurs frontaux de dialogue CFD des.
'' . :~
. . .
.' ' . ~'' ~
' ' ', '
"~
: .;
- '~ '.' .
" ~ ~ .'' .''" .
_. ,
~735~16
mini-processeurs frnntau~ MPF. Chaque bus-silo d~doublé est connecté à n
rangées de mini-processeurs frontaux MPF1 à MPF4~
Ainsi par exempls, le bus~silo bs1a du coupleur central de dialogue
CCD1 est conneoté par ses extrémités Y1a et X1 aux coupleurs frontaux de
dialogue CFD1 des mini-processeurs ~rontaux MPF1A à MPF4A, MPF1B à MPF4B,
.~... MPF1D à MPF4D, c'est-à dire à 15 mini-processeurs frontaux FOO à F15
répartis en quatre rangs de quatre mini-processeurs frontaux MPF1 à MPF4
tels que représentés dans le système d'articulation et de gestion.
De facon analogue. le bus-silo bs1b est connecté par ses extrémités
Y1b et X1 aux coupleurs frontaux de dlalo~ue CFD1 des mini-processeurs
frontaux MPF1E à MPF4H, c'est-à-dire à un second groupe de 16 mini~processeurs
frontaux F16 à F31 répartis en quatre rangs de quatre.
La connexion du processeur de maintenance PM sur les 32 mini-
processeurs frontaux MPF1A à MPF4H est réalis~e pareillement au ~oyen des
bus-sllo bs2a et bs2b reliant par leurs extrémités Y2a-X2 et Y2b-X2 le
coupleur central de dialogue CCD2 aux cauplsurs frontaux de dialogue CFD2
desdits m-lni-proces~eurs frontaux.
Les coupleurs frontaux de dialogue C~D1 et CFD2 de chaque mini-
processeur frontal tel que MPF1A ont un bus commun bmf reliant lesdits
2D coupleurs à la mémoire dudit mini-processeur. Le processeur central PC
poss~de 2 bus séparés, l'un, bpc, reliant indlrectement le coupleur central
CCD1 à la mémoire centrale dudit processeur st l'autre, bmc, rsliant
dirsctement ledit coupleur ~ la mémoire centrale dudit procasseur tnon
rsprésentée). Oe meme le processeur de maintenance PM possède, d'une part,
un bus bpm reliant le coupleur central C002 à la mémoire dudit processeur
et, d'autre part, un bus bmm rsliant ledit coupleur à la mémoire de mainte-
nance tnon représentée~ dudit processeur.
Il y a indépendance totale entre les bus-silo b~ aJ bs1b qui
assurent l'échange des in~ormations entrs le processeur central PC et tous
les frontaux d'une part, et les bus-silo bs2a, bs2b qui assurent l'échan~e
~354~
des inFormations sntre le processeur de maintenanee PM et lesdits ~rontaux
d'autre part.
Chaque bus-silo "a" et "b" est constitué ds vingt paires de fils
dont les états sont gérés par le coupleur central de dialogue. Ces liaisons
sont câblées suivant trois types selon l~ sens des signaux qu'elles véhi-
culent :
- ssns central vers frontaux
- sens frontaux vers csntral
- liaisons bidirectionnelles.
Chaque ligne du bus est constitués par une paire de ~ils cheminant
d'armoire en armoire et sur laquelle sont branchées autant de dérivations
qu'il y a de ~rontaux.
La connsxion de c~que caupleur central de dialogue au bus-silo
est faite à travers une batterie de contacts bc de relais tnon repr~sentés)
lesdits contacts étant tous établis en fonctionnement normal. La commande et
le contr~ole de l'état de ces relais sont obtenus 3 partir des processeurs
PC, PM de l'unit~ centrale de sorte que, dans le cas où un frontal sst en
derangement, on peut obtenir un isolemsnt complet de c81ui-ci par rapport au
système.
Le principe général du système de dialogue est développé ci après.
Le dialogue entre le processeur central tou le processsur de
maintenance) et les mini-processeurs frontaux s'effectue par échange de
messagss composés d'un maximum de 16 mots de 16 bits.
Au niveau d'un mini~processeur frontal un message est, soit chargé
dans une mémoire silo. soit prélevé de cslle-ci par l'intermédiaire des
circuits logiques du coupleur frontal de dialogue. Le mini-processeur par
son programme tient compte du nombr~ de mcts composant le message pour
n'e~fsctuer, mot par mot, que les antrées ou sorties de mots nécsssaires.
Le msssage d'un frontal vers le csntral comporte en tête uns
adrssse de dépôt t1er mot) suivie de plusieurs caractéristiques t2B mot)
~735~6
telles que le nombre de mots d'infor~tions, le numéro du frontal trans-
metteur et le type dz message, et snfin les inFormations du message t14 mots
maximum).
Au niveau d'un processeur tPC ou PM~ de l'unité csntrale, le
message provenant d'un frontal est analysé par les circuits logiques du
coupleur central de dialogue tCCD) qui recueille l'adresse de dépôt dudit
message dans une liste tournante d'entrée et transfère les infonmations
dudit message dans la mémoire de masse tmémoire centrale ou mémoire de
maintenance), en fonction de l'adresse de dépôt.
Le message du central vers un frontal ne comporte pas d'adressa de
dép8t. Le premier mot du message indique le nombrs de mots d'informations,
le numérn du frontal destinat'aire et le type de message. Les informations du
message totalisent au maximum 15 mots.
On va donnsr maintenant la configuration du schéma logique du
coupleur frontal de dialogue représenté ~iguro 2.
Le couplsur frontal de dialogue est re~lé au bus-silo du coupleur
central de dialogue par les liaisons bs1wX c'est-à~dire, s'il s'agit du
coupleur frontal de oialogue CFD1 par exemple, aux bornes X1 du bus silo
bs1a [figure 1~.
Les liaisons dudit bus-silo sont réparties sur une logiqus LVS de
validation de la mémoire silo SLO et sur une lGgique de positionnement de
voies LPV.
La logique LVS comporte, outre un décodeur du numéro de frontal
DNF, une bascule qui mémorise la reconnaissance par ledit décodeur du numéro
de frontal attribué au coupleur. Les liaisons c1, c2 de commande de validation
tVAL) et de prise en compte (STR) sont reliées à des entrées d~ la logique
LVS dont une sortie SV est reliée à une logique des états du silo LES ainsi
qu'à la logique LPV. Cette dernière rec~oit également une liaison c3 de
commande de lecture tLEC~ provsnant du bus-silo, une dérivation de la
liaison c1 et une sortie PV de la logique LVS~
~735i~
Une liaison c4 de réponse REP de la logique LPV est unidirec-
tionnelle dans le sens coupleur frontal vers coupleur central. Des voies
bidirectionnellss pO à p15 du bus-silo transitant par la logique de position-
nement de voies LPV et sont réparties sur des organes logiques internes du
coupleur frontal. Ainsi les voies pO à p3 sont reliées au décodeur du numéro
ds ~rontal DNF et les voiss p4 à p6 sont reliées à la logique LES d'états du
silo SLO, Lssditss voies p4 à p6 délivrent respectivement des ordres COC,
dsmande occupation en écriture du silo, CFE -Pin d'écriture par le central ou
CFL fin de lecture par le central, transmis par le coupleur central de
dialogue s ces ordres attaquent un bloc de bascules ECE contrôlant, en
fonction des ordres reçus du frontal ou du central, les changements d'états
du silo. Lsdit bloc est constitué de cinq bascules, chaque bascule corres-
pondant à un des états possibles du silo de sorte qu'une seule bascule à la
fois désigne l'état actuel du silo, Ces bascules délivrent respective-
ment, selon le cas, une indication FLE lecture du silo en attsnte ou en
cours par le ~rontal SIL silo libre, CLE lec:ture du siln en attente ou en
cours par le central, Le chargement du silo par le central, FEC silo occupé
en écriture par le frontal.
Les indications pr~cédentes sont respectivement délivrées sur les
' 20 voies d'entrée d14, daa, dO9, d10 et d12 d'un multiplexeur MSF de sortis des
informations vers le ~rontal. Le bloc ds bascules ECE délivre également
l'indication CLE sur une voie p~ ou l'indication CEC sur une voie p9,
lesditss indications étant renvoyées vers le coupleur central par l'inter-
médiaire d'un multiplexeur MSC de sortie des informations vers le central et
de la logique da positionnement des voies LPV. Le multiplexeur MSC est actif
durant la commande de validation VALr
Les informations d~entrée présentées sur les voies pO à p15 côté
bus-silo sont dirigées par la logique LPV sur les entrées A d'un multiplexeur
MES associé au silo SLO~ ledit multiplexeur étant déverrouill~ par la
commande CEC, silo occupé en écriture par le central. Le c~argement du silo
- 6 -
~L~735~6
par le central, CSC, s'ef-Fectue par les actions con~uguqes des indications
CEC, SV et des commandes LEC, VAL et STR appliquéss sur une logique d'écri~
ture LOE dont la sortie est reliée à l'entrée d'écriture EC du silo SLO.
L'indication CEC présentée sur la logique LPV donne au central une réponse
d'écriture délivrée sur le fil REP~
Le coupleur frontal de dialogue est relié au mini-processeur
frontal par les liaisons bmf~Z c'est-à-dire, s'il s'agit du coupleur frontal
CFD1 associé au processeur PC par exempls tfigure 1), aux bornes Za du bus
bmf. Ces liaisons comprennent d'uns part, des fils de commande tels que F1 à
f11 par exemple transmetteurs d'ordres ou d'états unidirectionnsls dans l'un
ou l'autre sens et, d'autre part, des voies bidirectionnelles dO à d15
transmettrices des messages. Le raccordement du bus bmf aux circuits logi-
ques du coupleur frontal est effectué par l'intermédiaire de l'adaptateur
ADF constitué de circuits d'adaptation connus et conformes au type du
mini-processeur frontal utilisé.
Les voies dO à d15 sont reliées à travers l'adaptateur ADF sur les
entrées B du multiplexeur MES d'entrée ledit multiplexeur étant rendu acti~
par l'état FEC du silo. Une partis tdO à dO8) desdites voies est en liaison
avec un décodeur du numéro de coupleur tONC) puis avec le multiplexeur MSF
; ~~ afin de transmettre le numéro du coupleur frontal de dialogue au mini~
processeur frontal.
LB décodeur DNC est relié par une liaison CD, coupleur décodé, à
une lo~ique de validation du coupleur LVCJ laquelle présente sur une sortle
commune une liaison HW raccordée à travers l'adaptateur ADF au fil f7 du bus
bmf du frontal et une liaison CV raccordée à la logique d'état du silo LES.
La loglque LVC présente également une sortie SYN et une entrée ADRS raccordées
respectivement sur les fils fS et ~6 à travers ADF. Une commande d~livrée
sur HW signifie au ~rontal que le numéro du coupleur lui est présenté sur un
demi-mot tvoies d8 à d15)~ L'intsrrogation ~u ~rontal sur le numéro du
coupleur est re~ue sur ADRS et le coupleur répond sur SYN qu'il a bien re~u
cette interrogation.
Des instructions en provenance du -Frontal peuvent être mémorisées
par les bascules de changement d'états ~CE~ Il s'agit des instructions
suivantes :
- FOC - "demande d'occupation en écriture du silo"
- FFE - "Fin d'occupation en écriture"
- FFL ~Fin ds lectureN,
Ces instructions respsctives sont reçues sous la furme d'un bit
d'état 1 présenté sur une voie d101, d111, ou d121. Elles sont mémoriséss
dans BCE par application sur la logique LES de la commande CV provenant de
LVC et d'une commands CMD provsnant du frontal par la liaison f1,
Inversement une des instructions suivantes sur l'état du silo peut
être donnse au frontal par la logique ~CE.
- FLE - "Lecture du silo en attsnte ou en cours par le frontal" (etat 1
préssnté sur une vaie d14)
- SIL - "Silo libre" tvoie dO8)
- CLE - "Lecture du silo en attente ou sn cours par le central~ tvoie dO9).
La liaison d14 étant reliés à une logique d'interruption LI, une
interruption peut ~tre générés vers le coupleur frontal lorsqus le silo
passe dans l'état FLE. I ss liaisons p6 st dO8 éiant raccordées à ladite
logique d'interruption, la conjonction de la commande CFL, fin de lecture
par le centralD et de l'~tat SIL silo librs, permst égalemsnt de gsn~rer uns
interruption vers le frontal avant que celui-ci n'sffectue une demande
d'occupation en écriture FOC du silo. La logique LI délivre une commands ATN
sur la liaison f2 du frontal afin de lui ordonner d'eM ectusr une interruption,
c'est-à~dirs que le frontal doit cesser momentanément tout trafic afin de sa
consacrer ~ la lecture du silo du coupleur interrompeur.
Le frontal répond en renvoyant a la logique LI un signal d'accusé
de réceptlon tRAC~ sur le fil ~3~ La logiqus d'interruption LI présente
alors sur sa sortis VDJ reliés au décodeur DNC, une commande validant ledit
décodeUr qui tran5~Bt 18 numéro du coupleur au frontal sur les voies dO8
d15 par l'intermédiairs du multiplexeur MSF.
- 8 -
~73~,~6
Le bus bmF étant couplé sur deux coupleurs frontaux de dialogue,
CFD1 et CFD2, figure 1, celui des deux coupleurs qui est l'interrompeur ne
transmettra pas TACK à l'autre en conservant pour lui le signal RAC.
Le frontal peut, s'il y a lieu, masquer l'interruption en présen-
tant par la voie dOa1 une commande d'état 1 sur une entrée de la logique
d'interruption~ Il peut ensuite supprimer le masquage de l'interruption par
une commande d'état 1 présentée à ladite logique par la voie dO91.
Lorsque le frontal désire conna;tre l'état du silo il présente une
demande de lecture d'état tSR) sur le Pil f10 et l'entrée A du multiplexeur
1D MSF qui sélectionne les données provenant des bascules de controle d'état
BCE~ Lorsque ledit frDntal désire connaitre le contenu du silo, il présente
une demande de lecture de données OR sur le fil f11 et l'entrée B du
multiplexuer MSF qui sélectionne les clonnées présentes en sortie du silo
SLO .
LB chargement du silo par le frontal est précédé d'une commande DA
tdonnées disponibles) présentée sur le fil f12. Les données arrivent sur les
entr~ss E du multiplexeur MES par les WiB!3 dO ~ d15. La commande d'écriture
d~un mot dans le silo est donnée par la logique d'écriture LûE qui recolt à
la fois 1e5 commandes FEC tsilo occupé en ~criture par le ~rontal), DA
tdonnées disponibles) et CV tcoupleur validé).
Le passage en écriture ou en lecture d'un mot suivant s'effectue
par l'intermédiaire d'un registre RAD dbnnant l'adresse successive des
lignes du silo, ledit registre étant relié à une logique LAA d'avancs
d'adresse. La commande DA du Prontal con~uguée aux états FEC et CV reçus par
la logique LAA permettent à celle-ci de commander l'avance de l'adresse dans
le cas d'~criture par le -Prontal~ Dans le cas d'une lecture par le Prontal,
la logique LAA opère l'avancs d'adresse par la commande DA du Prontal
con~uguée aux états FLE ~t CV.
Les commandes LEC, VAL et STR du central associées au~ états CEC
et SV permettent à la logique LAA de commander le registre d'adresse RAD
73S~;
afin de désignsr la ligns suivante du silo pour une écriture provenant du
central. Dans le cas d'une lecture du silo par le central l'indication CLE
remplace l'indicateur CECJ les autres commandes restant inchangees, L'indication
CLE présentée sur la logique LPV donne au central une réponse de lecture
déllvrée sur le fil REP.
Le registre d'adresses ~AD est un diviseur par 1G. Il est rsmis à
zéro à chaque changement d'état du silo, les bascules ~CE de changement
d'état préssntant une commande d'adresse zéro AD0 sur l'entrée RZ dudit
registre d'adresses. Celui-ci peut 8tre également remis 3 zéro directement à
partir du frontal qui présente alors une commande FZA sur la voie d131,
ladite commande étant re~ue dans la logique d'état du silo LES et renvoyés
sur l'entrée RZ du registre d'adresses.
Les sorties du silo sont reliées d'une part, au multiplexeur MSF
etJ d'autre part, à la logique de positionnement de voies LPV soit direc-
tement pour les voies pO à p7 et p10 à P15J soit par l'intermédiaire du
multiplexeur MSC pour les voies p8 et p9. Le multiplexeur MSC est déver-
rou~llé par les commandss VAL ou SV.
Le verrouillage du silo est obtenu au moyen d'une porte "OU", VS
dont une première entrée est reliée, d'une part, à une polarité positive à
travers uns résis~ance et, d'autre part, côté central, à un contact ds
travail d'un relais de connexion du bus-silo, lsdit contact étant relié à la
terre~ Les seconde et troisième entrées sont rsliées au bus du frontal par
les fils f~ et f9, ledit frontal présentant sur l'un ou l'autre fil une
commande SCL ou CL0 selon que le coupleur -frontal n'est pas enfiché dans le
ch9ssis du mini-processeur frontal ou que ledit frontal n'est pas alimenté.
La ports V5 délivrs alors uns commande de verrùuillage INI=0 sur la logique
d'état du silo LES qul interdit toute lecture ou écriture dudit silo,
De même, si le couplsur frontal n'est pas connecté au coupleur
central ~relals de connsxion du bus-silo au rspos), le potentisl positif
appliqué à travers la résistance sur l'ontrée de la porte VS permst à
- 10 -
~i735~6
cslle-ci de delivrsr la commande de verrouillage INI=0, ladite commande
otant signalés au ~rontal par la voie d15.
Le coupleur frontal étant connecté au bus-silo, le relais de
connexion dudit bus présente par un contact, un état 1 sur la porte VS qui
délivre une commande de disponibilité INI=1, ladite commands déverrouillant
la logique d'état du silo. Le silo sst ainsi exploitable en lecture ou en
écriture par le premier prOGesseUr central ou frontal qui en fait la demande~
Nous allons maintenant donner un exemple de déroulement logique
des opérations de lecture et d'écriture du silo par le central et par le
frontal.
A - TRANSMISSIDN D'UN MESSAGE DU CENTRAL VERS UN FRDNTAL -
1 - Designation d'un frontal par le csntral -
Le coupleur central présente en mame temps les commandes impulsion-
nelles VAL tvalidation) et STR tprise en compte) sur la logique de validation
du sllo LVS qui, par sa sortie PV et par l'intermédiaire de la logique LPV,
donne au central une réponse REP accusant r~ception desdites commandes. Le
numéro du frontal transmis en binaire par 1E~ coupleur central sur les voies
d'en~rée p0 à p3 est détecté par le detectaur de numéro de Frontal DNF qui
sn avertit la logique LVS, laquelle délivre un état 1 permanent en sortie SV
signifiant aux logiques LES et LPV que 12 silo SL0 a été validé, c'est-à~dire
qu'il peut recevoir ou donner des in~ormations. La logiqua LPV prépare le
positionnement dss voies p0 à p15 en vue de la lecture du silo par le
central.
2 - Lecture du silo par le central - tCLE) -
Le coupleur central présente une demande de lecture impulsionnelleLEC sur la logique de positionnement de voies LPV qui positionnedans le
sens coupleur ~rontal vers coupleur csntral, les voies p0 à p15 reliéss aux
sorties du silo SL0. Si le silo est chargé, une des bascul~s du bloc BCE de
changemsnt d~état du silo a auparavant donné l'indication CLE, lecture du
silo en attente ou en cours par le central, ladite indication, matérialisée
- 11 -
~735~6
par un niveau logique 1 sur la voie p8, stant transmise au coupleur central
par le multiplexeur MSC durant la réception de l'impulsion VAL. La logique
LES présente 18 niveau 1 de CLE sur le fil d'indication AD0, adresse zéro,
pour effectuer la remise à zéro ~u registra d'a~resse RAD et permettre la
lecture du premier mot du msssage du silo sur les voies pO à p15. Le coupleur
central est averti qu'un mot lui est présenté en lecture par le niveau 1 de
CLE aiguillé sur la vois p~ à travers le multiplexeur MSC. Les commandes et
indications LEC, VAE, SV, STR et CLE présentes au m~eme instant sur la
logique d'avance d'adresss LAA permettent à ladite logique d'émettre une
impulsion dans le registre RAD qui désigns la ligne mémoire suivante du
silo sur laquelle sera effectuée la lecture du second mot du message.
Après lecture du dernier mot contenu dans le silo, le coupleur central
délivre au coupleur frontal l'indication CFL, fin de lecture par le central,
en présentant un niveau 1 logique sur la voie p6. A la réception de CFL le
bloc ds bascules BCE passe de l'indlcation CLE à l'indication SIL, silo
libre, c'est-à-dire vide d~informations.
3 - Ecriture du silo par le central - tCEC) -
Le couplaur central Qst averti de l'etat libre du sllo par lasuppression de l'indication CLE, donc par suppression du niveau logique 1
sur la vo~e p8, Ledit couplsur central ef~ectue une demande d'orcupation du
silo en écriture et, à cet effet, transmet l'ordre COC, nlveau logique 1 sur
la voie P4J à la logique d'état du silo LES. Le bloc ds bascules BC~ passe
de l'indication SIL à l'indication CEC, ~silo occupé en écriture par le
central). Cette indication CEC sst donnée, d'une part, au coupleur central,
par un niveau logique 1 présenté sur la voie p9 et transmis par l'inter-
médiaire du multiplexeur MSC déverrouillé par la comrnande SV, d'autre part,
au mini-processeur frontal, par un niveau logique 1 présenté et transmis sur
la voie d10 par le multiplexeur MSF. Comme précédemment la logique LES
commande la remise à zéro du registre d'adressss RAD des lignes mémoire du
silo en aiguillant cette fois l'état 1 de l'indication CEC sur le fil
- 12 -
54~
ADO, ceci aPin de permettre l'écriture du premisr mot du message sur la
; première ligne rnémoire du silo. Les informations binaires présentées en
parallèle sur les voies pO à p15 et sur les entrées A du multiplsxeur MES,
sont transmises au silo par ledit multiplexsur déverrouillé par CEC, L'écri-
ture d'un mot dans le silo est effectuee par une commande provenant de la
logiqus d'écriture LOE activée par les états conjugués de la nappe de fils
ESC técriture du silo par le central), lesdits états étant : non lecture
LEC, non validatiDn VAL, silo validé SV, CEC rentral écriture et STR impul-
sion de commande, Parmi la nappe dss fils AAC, avance de l'adressage par le
central, seuls les états VAL, SV, CEC et STR sont ePficace sur la logique
LAA pour la commande d'avance du rsgistre d'adresse RAD durant la phase
d'écriture. Après l'inscription du dernier mot du message dans le silo, le
coupleur central envoie la signalisation CFE, fin d'écriture par le central,
à la logique d'état du silo LES, ladite signalisation étant matérialisée
par un nivsau 1 logique présenté sur la voie p5. A la réception de CFE, le
bloc de bascules BCE passa de l'lndication CEC à l'indication FLE, lecture
du silo en attente ou en cours par le frontal. La logique LES délivre une
commande AOO permettant la remise à zéro du registre d'adrssse et la désigna-
tion de l'adresse du premier mot du silo.
4 ~ Leoture du sila par le frontal ~ tFLE) -
L'indication FLE sollicite la logique d'interruption LI par la
liaison d14, ladite logique générant comms décrit précédemment l'interrùption
du frontal pour tout travail autre qua la lecture du silo du coupleur frontal~
L'indication FLE est transmise au frontal par la voie d14 et le multiplexeur
MSF sur réception, par ledit multiplexeur, d'une commande SR de lecture
d'état transmise par le frontal qui demande à conna~tre l'état du silo. Le
frontal, sachant qu'il doit e~fectuer une lecture, présente une commande DR
de lecture de données sur 1B multiplexeur MSF qui transpose sur les voies dO
à d15 les données du premier mot délivrées en sorties du silo. CBS données
désignent le type de message, le numéro du frontal destinataire et le nombre
de mots contenus dans le message. Après lecture d'un mot du message, le
1~1i73S~6
frontal ePPsctus une demande de lecturs du rnot suivant en présentant une
; commande impulsionnelle nR sur la logique d'avance d'adresses LM . Ladite
commande associée aux états FLE et CV tcoupl~ur validé) présentés sur les
fils AAF, avance d'adresse par le frontal, permet à la logique LAA de
délivrer une impulsion sur le registre RAD qui désigne l'adresse de la
ligne mémoire suivante dont les informations sont présentées en sorties du
silo.
Le frontal destinataire connaissant le nombre de mots du message
par la lecture du premier mot présente, après l~cture du dernier mot, un
; 10 niveau 1 logique sur la voie d121, donnant ainsi l'indication FFL, fin de
lscture par le frontal, à la logique d'état du silo LES qui, an réponse,
passe de l'indication FLE à l'indiration SIL, silo libre, signifi~e audit
frontal par 1B blnc de bascules BCE qui délivre un niveau logique 1 sur la
voie dO8, Le registrs d'adresses est remis à z~ro par la logiqu~ LES.
B w TRANSMISSION DU MESSAGE D'UN FRONTAL VERS LE CENTRAL
1 - Ecriture du silo par le frontal - tFEC) -
Le frontal peut ~mettre 4 command~s vers la logique LES du coupleur
silo.
Pour ef~sctuer une commande le frontal doit exécuter une instruction
de son programme. Cette instruction doit spécifier à quel coupleur s'airesse
la commande à effsctuer et doit également transférer cette commande. Ceci se
passe en deux t~mps :
a - d'abord le frontal positionne sur les lignes d8-d15 de bmf-Z le profil
binaira correspondant au numéro du coupleur du silo, puis active le fil f6
reçu par la logique LVC, qui à cet instant compare le profil binaire recu et
le code du numérn du coupleur c3blé sur le circuit. S'il y a équivalence, la
logique LVC renvoie SYN sur le fil fS et HW sur le fil f7. Le coupleur est
maintenant pret à recevoir la commande.
- b - le frontal positionne maint~nant sur l~s lignes d8-d15 de bmf-Z le
profil binaire correspondant à la commande à effectuer, soit ici, pour une
écriture par le frontal, FEC, le bit 10, reçu par LES sur la voie d101, qui
~L~735~6
constitue la demande d'occupation en écriture par le frontral, FOC. Le
; frontal active ensuite la ligne CMD, reliée au f1, qui commande le bloc BCE.
Si le bloc BCE était dans l'état SIL, il passe alors dans l'état
FEC, écriture par le frontral. sinon il ne change pas d'état. En effet lors
de la commands FOC, l'unité centrale peut être en train d'effPctuer une
lecture ou une écriture de ce silo : le frontal doit alors, après avoir émis
une commande FOC lire l'état du bloc de bascules ~CE pour savoir s'il est
passé dans l'état FEC, Il devra lire l'état du silo.
Pour lire l'état du silo le frontal doit exécuter une instruc-
tion de son programme. Cetta instruction doit spécifier à quel coupleurs'adresse cette demande de lecture d'état et doit également lire cet étatO
Ceci SB passe en deux temps :
a - le frontal positionne sur 185 lignes d8~d15 da bmf-Z le profil binaire
correspnndant au numéro du coupleur du sllo, puis active le fil f6 reçu par
la logique LVC, qui à cet instant ast avartie, par le décodeur de numéro de
coupleur DNC qui compare le profil binaire raçu et le code du numéro du
couplaur c3blé sur le circuit, afin d'informlsr ladite logique d'uns équi~
valenca de numéro. S'il y a équivalence, la logique LVC renvoie SYN sur 1B
fil f5 at ~l sur le fil f7. Le coupleur est maintenant prêt à recevoir la
demande de lecture d'état.
b - 18 frontal active alors le signal SR sur le fil f10, ce signal reçu par
MSF positionne ce multiplexeur sur son entrée A qui met donc sur les lignes
d8-d15 du bus bmf-Z les états fournis par ECE soit, FLE, SIL, CLE, INI, CEC,
FEC, et renvoie SYN au frontal pour lui signaler que les états sont prêts
à ~tre lus. Le frontal peut donc lire l'état FEC sur la voie d12 et si cet
état est égal 3 1 commencer à écrire le message dans la silo.
Pour écrire un mot du message dans le silo le frontal doit exécuter
une instruction de son programme~ Cette instruction spécifie à quel coupleur
s'adresse cette écriture, puis transf~re la donnée à écrire au coupleur
désigné.
La sélection du coupleur se fait comme décrit plus ~aut ~a).
~i~i73~i4~
Pour transférer un caractèrs le frontal présente le profil binaire
du mot à écrire sur la voie dO-d15 puis active le signal DA. La logique LnE
d'criture recoit par la nappe de fil ESF le signal DA qui conjugué avec FEC
et CV génère un signal dlécriture dans le silo, EC, et le signal de recon-
naissance SYN1 vers la logique LVC qui à son tour transmettra le signal SYN
sur la ligne f5 vers le frontal.
Le signal DA est également recu par la logiq~e d'avance d'adresse
LAA sur la nappe de fil M F et génère une impulsion de comptage vers le
registre d'adresse RAD du silo.
Le frontal psut alors sur réception du signal SY~I tf5~ transférer
le mot suivant, et ainsi de suite jusqu'au dernier mot du message, Après que
le dernier mot ait été transféré le frontal doit envoyer une commande au
coupleur pour l'avertir que l'écriture est terminée.
Le frontal devra alors exécuter une instruction ds son programme
qui similairemsnt à l'envoi ds la commande ~FOC) enverra cette fois~ci la
cnmmande FFE, ~in d'écriture par le frontal. Cette commande fera passer le
bloc de bascule ECE de l'état FEC à l'fitat CLE silo à llre par le c0ntral,
2 - Lecture du silo par le central - (CLE) -
Ce fonctionnement est idantique à celui décrit dans le chapitre A~Transmissiun d'un message du central vers un frontal, paragraphe2~
On déduit du fonctionnement exposé ci-dessus les remarques sui-
vantes :
- chaqus passage du silo d'un état à un autre signifie qu'une nouvells
opération ~écriture ou lecture) va déLuter, Toute opération commence à
l'adresse zéro. Par conséquent chaqus changement d'état effectif du silo
s'accompagne d'une remise à ~éro de l'adresse du silo~ Le mini-processeur
frontal a 1~ possibilité de relire ce qu'il a inscrit dans le silo avant
d'inscrire s'il le désire un nouveau messags ou terminer un message sn
cours, puis de demander ansuite au processeur central de lire. A cet effet
le frontal émet autant de fois qu'il le désire l'ordre FZA, niveau 1 sur la
voie d131, qui remet à zéro l'adressage des lignes mémoire du silo sans
- 16 -
~3~16
modifier l'état du bloc de bascules ~CE. L'ordre FZA doit etre émis avant
chaque lecture ou chaque nouvelle écriture d'un message~
- les seuls ordres exécutables dans un état donné du silo sont ceux qui
correspondent au déroulement normal d'une séqusnce d'utilisation du silo,
ladite séquence, controlée par la logique d'état du silo, étant elle-mems
fonction d'une succession logique d'ordres entrant dans la logique d'état du
silo et d'indications d'états sortant de ladite logique~ Il en résulte que
l'un des interlocuteurs ~central ou frontal) ne peut perturber l'autre sauf
par l~envoi, suivant une procédure normale, d'un message erroné, aucun
contrôle n'étant fait au niveau du silo sur le contenu des messages.
- si l'un des interlocuteurs ~rontal ou central) émet un ordre aberrant ou
n'émet pas l'ordre ou l'indication devant assurer la séquence normale de
changement d'état du silo il peut y avoir blocage. L'autre interlocuteur est
prévenu du dérangement par le fait que 19 silo reste dans son état actuel.
Exemple : 1E central demande l'occupation ~n écriture du silo, par émission
de l'ordre COC, et l'obtient. Le silo se trouve dans l'état CEC, écriture du
silo par le central, Si le central omet d'envoyer l'indication CFE, fin
d'écriture, le silo se trouve bloqué dans l'état CEC sans que le frontal n'y
puisss rien et sans qu'il en soit avisé autrement que par la connaissance
2n prolongse de cet état~
- dans le cas où plusieurs ordres sont émis simultanémsnt par le central et
par le frontal, les ordres acceptables les plus prioritaires sont exécutés.
Exemple 1 : le frontal émet simultanément
- FFL - ~in de lecture
~ FOC - demande d'occupation en écriture
La loqique d'~tat, après un passags transitoire par l'état SIL, silo libre,
va se placer dans l'état FEC, écriture par le frontal.
Exemple 2 : Le frontal émet les mêmes ordres que dans l'exemple précédent
mais, en même temps, le central émet l'ordre COC, demande d'occupation en
écriture. La logique d'état, après un passage transitoire par l'état silo
libre va se placer dans l'état CEC, écriture par le central. L'ordre FOC,
moinS prioritaire qus COC, n'a pas éts sxécuté.
3~
Dans la figure 3 le coupleur central ds dialogue CCD et le coupleur
frontal de dialogue associe CFD1 -faisant l'objet de l'invention cont repré-
sentés en traits forts, CCD etant intégre au processeur central PC et CFD
étant intégré au mini~processeur frontal MPF. Le CCD comporte trois logiques
de couplage LC1, LC2, LC3 et un micro-processeur central MPC, lesdites
logiques étant interconnectées et rel-iées au micro-processeur central MPC.
La logique LC1 est reliée à la mémoire centrale MC, ou mémoire de masse, par
l'intzrmédiaire d'un contrôleur d'accès à la mémoire tMAC) et d'un bus
d'accès direct tbad~. Le MAC du processeur central est également relié à la
mémoire locale ou banque B0 dudit processeur central. La mémoire centrale
~- w mporte les banques B1 à E3 constituant une mémoire dite étendue ME à
possibilité d'extension~ Le volume de c~aque banque Fouvant atteindre 25
KD. le volume maximum des banques B0 à B3 de l'unité centrale UC est de
1D24 KB.
Au niveau de l'unité centrale UC les messa~es provenant des
mini-processeurs ~rontaux sont introduits en banques au moyen d'une liste
tuurnante des informations d'entrée et les messages à transmettre aux
mlni-prucesseurs frontaux sont prélevés des banques par l'intermédiaire
; d'une liste tournante des informations de sortie, lesdites listes tournantes
étant situées dans une banque quelconque. La liste tournant0 des informa-
tions d'entrée reçoit, envoyée par le micro-processsur l'adresse dite de
~ dép~t désignée par le premier des mots constituant la réception d'un message,
; seules les informations dudit message étant ensuite stockées en banque.
Les caractéristiques du msssags entrant, indication de rangement,
type de message, numéro du frontal expéditeur et numbre de mots constituant
les informatiuns du message; sont prises en compte par le micro~processeur
du CCD qui est chargé d'effectuer la gestion des listes tournantes, mises à
jour, et le stockage en banque du nombre exact de mDts d'infonmations
constituant le message entrant~ Ce stockage est ef-fectué dans une banque de
la mémoire centrale MC par l'interm~diaire, d'une part, des logiques de
couplage LC1 et LC3 controlées par le micro-prucesseur MPC, et d9autre part,
~7~
du MAC st du bus d'acc~s direct ba~.
Le micro-processeur MPC prélèv~ ds la liste tournante des
informations de sortie, la première adresse désignée par le pointeur de
lecture de ladite liste. Cette adress2, transmise par la logique LC1 et le
bus bad, à la mémoire permet de situer le message stocké correspondant et de
le prélsver de ladite mémoire a~in de le transmettre au frontal destinataire
par l'intermédiaire du micro processeur, via les logiques LC1 et LC3.
La mise à jour des listes tournantes est réalisés sntre autrss
~onctions, par 1B micro-processeur, celui-ci recsvant ou transmsttant 1BS
ordrss ou états ~e la logique du processeur csntral PC par l'intermédiaire
ds la logique LC2 et d'un bus multiplex bmx. La logiqus du procssseur
; csntral est égalemsnt en liaison avec le contrôleur MAC d'acces aux banques
mémoires.
La logique de couplage LC3 est rellse au coupleur -Frontal de
dialogue CFD1 par l'intermédlaire du bus~siLD bsa1.
La con~iguration du schéma logique du coupleur central de dialogue
tCC0) est donnée par les ~igures 4, 5 et 6 qui représentent respsctivement
la logique de couplage LC1, la logique de couplage LC2 st 1B micro-procssssur
central MPC, la logiqus de couplage LC3.
La logique de couplage LC1 détaillée figure 4 a accès aux banques
mémoires par l'intermediairs du bus d'accès direct bad. Ce but comporte,
d'uns part, dss liaisons d'adrssses ou de données tH~. d'autre part, des
liaisons de commands et de signalisation (I, J, Ki L~ constituant un canal
sémaphore, relié au contrôlsur d'accès à la mémoire tMAC~. Les liaisons H
comportent 20 ~ils dont 16, tDMA O à 15), raccordés à un émetteur-récepteur
ER1 et 4, tDMX 12 à 15~, raccordés à un émetteur-récepteur ER2. Les liaisons
I st J, comportent chacune 4 fils et sont reliées respectivement aux
émetteurs-récspteurs ER3, ER4. Les liaisons K et L comportent respsctivement
4 et 3 ~ils reliés à la logique CAD de contrôle du bus d' ~ cès direct.
Les donn~e3 entrantss provenant d'uns banque mémoire sont recues
Sur 1~ bus H et trancmisss par ER1 dans un registre de lscture des données
~ 19 -
9L~73~6
mémoire LDM, ledit registre accédant au micro-processeur MPC par les liai-
sons V orisntées dans le sens LC1 vers MPC. Des liaisons U provenant de MPC
sont réparties sur trois rsgistres, à savoir le registre RDE. registre des
données à écrire, RAB, registrs d'adresse basse, et RAH, registre d'adresse
haute. Cette répartition est la suivante : 16 fils, (rO à 15), sur RDE, 15
fils, ~rO à 14), sur RAB et 6 fils, tr10 à 15), sur RAH.
Le registre RDE c~nporte 15 fils de sorties, ~DB D à DB 15)
reliées aux entrées A du multiplexeurs MX1, lesdits fils servant de support
aux données du message à inscrire dans la banque mémoire adressée. Le
registrs RAB comporte 15 fils de sortie, (MA O à MA 15~ reliés aux entrées B
d'un multiplexeur MX1 et à la logique de couplage LC2 par les liaisons Q. Le
registre d'adresss haute RAH comoorte 6 fils de sortie répartis sur un
multiplexeur MX2, sur une logique d'écriture et lecture LEL et sur une
logique d'occupation de banque LOB ; cette répartition s'effectue ainsi : 4
fil5 d'adresse haute, tDMX 12 à DMX 15), reliés aux entrées B d'un multi-
plexaur MX2, 2 fils de code du numéro de banque tPAG O et PAG 1~, reliés
d'une part, à la loglque d'écriture et lecture LEL, d'autre part. à la
logique d'occupation ds banque LOB.
Lss quatre entrées A du multiplexeur MX2 sont connectées à la
masse~ Le multiplexeur MX1 co~porte en sortie 16 fils reliés aux entrées de
l'émstteur~réceptewr ER1, lesdits fils permettant de transmettre~ par les
liaisons H du bus bad, l'adresse basse, c'est-à-dire l'adresse d'une ligne
de la mémoire puis les données du message à inscrire en banque mémoire, fils
DMA O à DMA 15. Le multiplexeur MX2 comporte en sortie 4 fils reliés aux
entrses de l'émetteur-réceptsur ER2, lesdits fils permettant de transmettre
par les liaisons H dudit bus, l'adrssse hauts désignant la banque mémoire et
un bloc mémoire dans ladite banque, fils DMX 12 à DMX 15. Les fils DMX 14 et
; DMX 15 des liaisons H sont prolongés, à travers ER2 sur des entrées d8 la
logique LEL, les ~ils DMX 12 et DMX 13 étant prolongés sur les entréss d'un
rsgistrs de défauts RDF dont les fils de sortie d5 à d7 et DAMD sont reli~s
à la logique de couplage LC2 par les liaisons P.
- 20 -
~735~6
Les liaisons J bldirectionnelles raccordées à l'émett~ur~r~cepteur
ER4 sont prolongées en liaisuns unidirectionnellss dans les deux sens entre
l~émetteur-récepteur ER4 et la logique d'occupation de banque LOB~ Une
liaison CL et une liaison BO relient la logique LOC à une logique da contrôle
CAD du bus d'accès direct bad. La logique CAD est rsliée à un générateur de
signaux m~moire GSn par des liaisons SEL, SOT et LOAD. La liaison SEL est
également présentée sur 185 émetteurs-récepteurs E ~, ER2 et ER3~ CAO est
reliée à ER3 par un fil DMA 16 et à ER4 par un fil SBZ, Un fil EOT relie le
générateur GSM aux logiques LEL et CAD. La logique LEL est reliée au registrs
RDF par un Pil CANS dérivé sur le registre LDM, et par un fil WT, ce dernier
étant dérivé sur l'entrée B du multiplexeur MX1 et sur uns entrée du générateur
GSM. Ledit générateur est en liaison avec les multiplexeurs MX1 et MX2 par
un fil ADD.
L'émetteur-récepteur ER3 est reli~ à la logique LEL par un fil ANS,
Le micro~processeur MPC reprasenté fi~ure 5 est relié aux or~anes
de la figure 4 ~numérés ci-après :
- RDF et CAD, par le fil m GO,
- RAC, par les fils m LAR et m IAR,
~ RAH, par le fil m MElK
- RDE3 par le fil m LDA
- LEL, par le fil m LDA
La logique de coupla~e LC2 représentée fi~ure 6 est relié~ à la
logique de couplage LC1 par les liaisons P et Q et a la logique ds oouplage
LC3 par les liaisons G, Les fils MA O à MA 5 des liaisons Q sont reliés aux
entrées 1 d'un multiplexeur MX3 et les fils MA 6 à MA 14 desdites liaisons
sont rellés aux entr~es 3 d'un multiplexsur MX4. Les six fils reliés à
l'entrée O du multiplexeur MX3 sont connectées à la masse.
Les fils d5 à d9 des liaisons P sont r~liés aux entrées 2 du
multiplexeur MX4 ainsi que les entrées d10 à 14 des liaisons G, Un dispositif
de "Temporisation Chlen de Garde" TCG re~oit le fil OAMB provenant desdites
- 21 -
~73~416
liaLsons P ainsi que deux d~rivations d5 et d6 des fils d et un fil BS~
prov~nant de la logique d'état du silo LSO située dans la loglque de cou-
plags LC3. Le dispositif TCG est relié à le logique LCI par une liaison
SITO~ Le fil d5 est dérivk sur une entree O du mu1tiplexeur MX3.
Le bus multiplex~ur bmx du processeur central comprend :
a ~ 16 fils de données DO à D15 repartis comme suit :
; - fils D O à D S reliés au multiplexeur MX3
- fils D 6 à D 15 reliés au multiplsxeur MX4
- fils D 6 a D 15 reliés à une logique de décodage de numéro de
coupleur
; - fils D 4 à D 9 reliés à une logique d'état des fils d'attsnte LEF
~ - fils D D à D 3 reliés à une logique centrale d'intsrruption LCI
; b - des fils d~instructlon ou de commands tels que :
- ADRS, HW, DR, SR, DA, SYN rellés à une loglque de décodags du
numéro de coupleur LDC
- ATN, RACK, TACK rellés à la logique LCI
~ un fil SCLR de mise sous tension du registre de d~fauts RDF
figure 4, du micro-processeur PMC figure 5, et de la logique LCI,
La logique LDC est reliés au multiplexeur MX4 par 9 fils de
liaisons permettant le transfert du numéro d~codé du coupleur, et par les
fils SYN1 et SYN2. Elle est reliée au multiplexeur MX3 par le fil SYN3.
Les fils d 08 et d 09 de la lo~ique LDI sont reliés aux fils d8 et
d9 des antrées 2 du multiplexeur MX4. Ladite logique LDI est également
reliée, d'une part, au micro~processeur MPC par les fils INI, DEF, m DME et
m DMS, d'autre part, à la logique LSO par le fil TOB, BSB et RAZ, ledit fil
RAZ étant dérivé sur RDF, figure 4.
Les fils d12 à d15 relient la logique LEF aux entrées 1 du multi-
plexeur MX4. La logique LDC et la logique LCI sont reliées entre elles par
un fil RIT et un fil STCO, ledit fil STCO étant également dérivé sur les
logiques LEF st LDI.
- 22 -
~7354&~
La logique L~F est relié au micro-processeur MPC par les fils BSD,
FOD et F1DJ ainsl que par les fils m MBS, m FOU et m F1U.
La logique TGC est égalsment reliée au micro-processsur central
MPC par les fils m DME et m DMS. La logique LCI est reliée à MPC par le fil
m MED.
La figure 5 comporte le micro-processeur MPC et la logiqus de
couplage LC3.
Les fils de données et d'adresses r O à r 15 sortants du micro~
processeur MPC sont reliés aux dispositifs de couplage CSA et CSB, lesdits
1D dispositifs étant reliés respectivement aux bus-silo bs1-a et bs1-b par les
fils REP, pO à p15, VAL, LEC et STR.
~ uatre fils r11 à r15 sont dérivés sur un registre RFA de num~ro
de frontal appelé dont les sorties, fils d10 3 d 14, sant reliés d'une part,
a la logiqus ds couplage LC2, liaisons G, et, d'autre part, aux entrées A
d'un multiplexeur MX5 dont les entrées B sont reliées aux fils r12 à r15. En
sortie du multiplexeur MX5, les fils r11 à r15 sont reliés aux couplages CSA
et CSB. Le registrs RFA est relié auxdlts couplages par un fil SEL dérivé en
un fll SELA relié au couplage CSA et en un 1!il SELB relié au couplage CSB
par l'intermédiaire d'un inverseur.
LBS donn~es d'un frontal reçues par un coupleur CSA ou CS9 sont
enregistr~es dans un registre LDF de lecture de données du frontal, ledit
registre étant relié au micro-processeur MPC et aux coupleurs CSA et CSB par
les fils transmstteurs de données de lecture sO à s15.
Les couplages CSA et CSB comportent respectivement un fil REPA et
REPB relies en point commun au registre LDF et à une logiqus d'état du silo
LSO, ladite logique étant reliée à la logique LDI, figure 6, par des liaisons
BSB, TOBJ et RAZ. Le fil SCLR arrivant sur LSO provient du bus multiplexeur
bmx de la figure 6.
Une liaison STR relie en parallèls le~ couplages CSA et CSB à la
logique LSO.
23
~1~735~
Le micro-processeur est directement en llaison avec les couplages
C5A et CSB par les fils m VAL et m LEC, le fil m VAL étant également relié
au multiplexeur MX5, Le micro-processeur est aussi relié au reglstre RFA
par le fil m FM et à la logique LSO par le Fil mBS.
Le coupleur central de dialogue, figures 4, 5 et 6, -Fonctionne de
la façon suivante :
I - TRANSFERT D'INFORMATIONS ENTRE LE CCD ET UNE BAN~UE MEMOIRE -
tlogique de couplage LC1, figure 4)
A - Cas d'une écriture -
Le format de l'adrssse présentée à la banque mémoire par le CCD
est constitué de la ~açon suivante :
adresse haute adresse basse
N~ de N~ de N~ de case mémoire
banque bloc mémoire
N 0~ ~ Ul ~ ':t
~r ~ ~ ~ O ~ ~
:' X X X X
bit 218 217 216 215 ~14 21 2~ W
Cette adresse est celle d'uns case de mémoirs dans laquelle sera
inscrite un message recu du coupleur frontal da dialogue CFD. En écriture W
= O et sn lecture W = 1~
Le message ayant été déposé dans le micro-processeur MP~ par la
logique LC3 -Figure 5, le micro-processeur cnarge les bits des lignes de
faible poids DMAO à DMA14 dans le registre d'adr~sse basse RAa en lui
appliquant la micro-commande m LAR, puis charge les bits des lignes de poids
fort, DMX 12 à DMX 15, dans le registre d'adresse haute RAH en lui appliquant
la micro-commande m MDK, figure 4~ RAH enregistre également par les Fils r
10 et r 11 les deux poids du code du numéro de banque m~moire où se trouve
cette adress~.
Après avoir chargfi l'adresse et le code de banque, le micro-
processeur charge la donnée à écrire dans le registre RDE en lui appliquant
la micro-commande m LDA. Ladite micro-commande est également appliquée à la
- 24 -
~73~46
logique d'ecriturs et lecture LEI qui génère le bit 1~ = O de l'adresse sur le
fil WT. Ce signal, appliqué sur l'entree C de MX1 signifie que le couplsur
central va opérer un transfert de données à écrirs en banqus mémoire. Lsdit
signal W = O avsrtit également le rsgistre ds défaut RDF dudit transfsrt
ainsi que le générateur ds signaux mémoirs GSM qui délivrs un signal LOADO
ds prsssntation d'adresss ou ds donnés sur la logique CAD et sur l'émetteur-
réceptsur ER3y
La transmission est maintsnant prete à s'effectuer vers la banque
mémoirs dsstinataire dès qus cslls-ci ssra prêts. LB micro-procssseur génèrs
uns micro-cammande m GO qui initialise le rsgistrs ds d~faut RDF pour 1B
futur accès mémoirsJ lsdii registre étant alimenté par une commands SCLR
provsnant du processeur central par 1B bus multiplsxsur bmx, figure 6.
La micro-commands m GO est mémorises dans la logique de contrôls
d'accès dirsct CAD.
Par 1BS fils MX~Z et l'émetteur-récepteur ER4, la logique d'occu-
pation des banquss LOB lit en permansnce l'état d'occupation dss quatrs
banques, cellus-ci presentant lsur num~ro à tour de rôle par l'intermsdlaire
du MAC d~s qu'sllss dsvisnnsnt disponibles.
La logiqus LOB compare le numéro codé de banque provenant du
rsgistrs RAH avec le numéro de la banque disponible. S'il y a analogie, la
logique LOB le signale à la logique CAD par 1B fil BL, banqus librs, o~ par
1B fii BO, banque 0, s'il s'agit de la mémoire locale du processeur central.
La logiqus CAD transmet alors au MAC uns dsmands d'occupation ds ladits
banque par envoi d'un potentisl sur 1B fil XREQ.
Dans 1BS soixants nanosecondes qui suivent, le MAC répond sn
snvoyant une impulsion ds 3D nanosscondes sur 1B fil QUE des liaisons L,
ladits impulsion signifiant qus la requets XREQ a été priss sn compte. Cette
impulsion est utilisés pour positionnsr uns basculs "ds litigs" dans la
logiqus CAD et éventuallemsnt dans d'autres dispositifs tels que bandss
magnétiques, disques, stc... ayant un accss dirsct aux banquss mémoirss. LB
25 -
~735~i
coupleur central ayant fait une requ8te, sa bascule de litige est mise à 1~
60 nanosecondes plus tard le MAC envoie une impulsion TPC de 120 nanosecondes
qui est rsçue par le fil RCP des liaisons L, dans la logique CAD~ La bascule
de litige étant à 1, la logique CAD ne renvoie pas l'impulsion TPC sur le
fil TPC des liaisons K vers les autres dispositifs à accès direct mémoire,
le coupleur central de dialogue étant considéré comme prioritaire du fait
que sabascule de litige n'est pas positionnée à l'état 0. Dès que le bus bad
d'accès direct aux banques mémoires est libre, le MAC envoie une impulsion
de 60 nanosacondes qui est reçue dans CAD par le fil SOT. Ce signal indique
; 10 qu'uns opération de transfert peut âtre effectuée par le CCD. Ledit signal
arme une bascule de sélection dans la logique CAD qui, par les fils SOT et
SEL dém3rre le générateur de signaux GSM et9 par le fil SBZ, déverrouille
l'émetteur-récepteur ER4 qui transmet au MAC et à tous les autres périphé-
riques à accès direct mémoire, l'information d'occupation de la banque
prise.
La logique CAD présente un état O sur le fil DMA 16 de l'émetteur-
récepteur ER3 pour avertir la banque qu'une écriture va être effectuée.
Le genérateur GSM active les fils LOAD et ADD, le signal impulsionnel
LOAD transmis par l'émetteur-réceoteur ER3 avertissant la banque de la
~ 2D présence d'une adresse, sur la liaison H. Simultanément le signal ADD
; déverrouille les entrées B des multiplexeurs MX1 et MX2 afin de transmettre
le numéro de banque et l~adresss haute et basse. L'adresse est transmise sur
les liaisons H du bus bad, vers l'adressage de la mémoire, par les émetteurs-
récepteurs ER1 et ER2. Le générateur GSM ~énare un second signal impulsionnel
sur 1B fil LOADD vers ER3 qui avertit la banque de la réception imminente
des données. Simultanément G~M supprime le signal ADD, ce qui provoque le
bloca~e des entréss B et le déverrouillage des entrées A des multiplexeurs
MX1 et MX2. Les données du registre RDE sont alors transmises à la mémoire
par l'intermédiaire de MX1 et ER1 et de MX2 et ER2,
RemarqUe : les entrées A de MX2 étant 3 la masss, celui-ci ne génère que des
bits O sur les ~ils DMX 12 à 15.
- 26 -
~73546
Soixante dlx nanosecondes après le transfert des données, le
générateur GSM émet une nouvelle impulsion de 70 nanosecondss sur le fil EOT
pour avertir le MAC de la fin du transfert et réinitialiser les logiques LEL
et CAD, La logique CAD supprime le potentiel des fils SEL et SBZ, psrmettant
ainsi aux émetteurs-récepteurs ER1 à ER4 de se positionner en récepteur.
B - Cas d'une lPcture
Dans le cas d'une lecture, la donnée est fournie par la banque
mémoire sur les liaisons H du bus bad. Elle doit etre enregistrée dans le
registre de lecture de donnée mémoire LDM, le registre d'écriture RDE
n'étant pas sollicité.
Le chargsment de l'adresss mémoire dans les registres RAB et RAH
s'effectue comme dans le cas d'une écriture ainsi que l'émission d'adresse
qui précède la réception de la donnée dans le registre LCM, les adresses
haute et oasse étant chargées sous le controlB des commandes m M~K puis m
~AR du micro-processeur MPC. La logique d'écriture LEL ne recevant pas de
commande d'écriture m LDA du micro~procssseur, ladite logiqus opère une
demande de lecture vers ladita mémoire. cette demande de lecture se
dlf~érenciant d'une demande d'écriture par le fait que la logique LEL génère
le signal W = 1 sur le multiplexeur MX1 et que le signal EOT, fin de transmis-
; 20 sion~ sst transmis immédiatement après le signal LOAD. qui a signifié à la
mémoire la présence de l'adresse sur la liaison H, la logique CAD supprimant
alors la commande SEL sur les ~mettsurs-récepteurs qui passe~t en pDsition de
réception~
A la réceptlon de LOAD, la banque mémoire renvole le signal ANS
qui est rs~u dans la logique LEL et indique que ladite banqus présente la
donnéz sur les liaisons H. Ces informations comprennent la donnée proprement
dite ayant été présentée sur lss fils DMA O à DMA 15 des liaisons H,
d'éventuels dé~auts de mémoire et de parité désignés respectivement par les
fils DMX 12 et DMX 13 et le numéro de code de banque présenté sur les Fils
DMX 14 et DMX 15. Ce numéro est comparé avec celui contenu dans LEL et
provenant de RAH tPAG - 01~, Si la comparaison est correcte, la logique LEL
- 27 -
~73~
d~livre le signal CANS perm~ttant le transfert des infarmations du registre
LDM dans le micro-prooesseur MPC par les liaisons V. Le signal CANS est
; aussi appliqué sur le registre de défauts RDF auquel a été signalé d'éventuels
défauts par lss fils DMX 12 et DMX 13. Les indications des défauts sont
transférées à la logique LC~ par les liaisons P.
II - TRAN~FERT D'ETATS ET COMMANDES ENTRE LE CCD ET LE PROCESSEUR CENTRAL
La logique de couplage LCZ, figurs 6, est reliée au processeur
central par le bus multiplsxeur bmx. Ledit bus transmet vsrs LC2 des commandss
provenant du processeur central alors que LC2 transmet des informations
autres qus des données ainsi que des états consscutifs aux commandss recues,
12sdits états et commandes conc~rnant les situations des listes tournantes
de la mémoire, c'est-à-dire l'état de libsrté ou ds non liberté dss files
d'attsntes des msssagss entrants et sortants.
Après avoir transféré un message dans une banque mémoirs par l'inter-
médiaire de la logiqus LC1, le micro-processeur MPC donne l'ordrs 3 la logiqus
centrals d'intsrruption LCI d'interrcmprs 1B processsur central, ledit ordrs
stant signifié sur le fil m MEO. La logiqus LCI d~mande l'intsrruption au
processeur central sn pr~ssntant un signal sur le fil ATN, ledit processeur
accusant récsption dudit signal sur 1B fil RACK à la logique LCI.
b'accusé ds réception sffectuant la prise ds la logique LCI,
celle-ci d~vient prioritaire et, de ce ~ait ne retransmet aucun signaI sur
le ~il TACK~ A la réception du signal RACK, la logique LCI g~nère un signal
RIT sur la logique LDC de décodage ds numéro du couplsur au bus multiplsxeur
bmx, lsdit coupleur étant l'ensemble de la figure 6 représentant la logique
de couplage LC2.
La logique LCI peut recevoir du processeur central dss commandes
de masquage ou de démasquage de l'interruption présentées sur les fils DO à
D3. La logique LOC sélectionns, par les fils SYN1 et SYNZ la position
d'sntrée 0 du multiplexsur NX4 qui transmet le numéro w dé du couplsur au
processeur central par les fils D6 à D15. Le procssseur central peut main-
tenant identifier le coupleur qui avait sollicité l'interruption et traiter
- ~8 -
~35~6
cette interruption.
Le processeur central et le micro-processeur central travaillent
tous les deux sur des files d'attente de mPssages entrants et sortants. Afin
d'éviter des conflits au niveau de la manipulation des pointeurs de ces files,
lorsque le processzur central manipule une liste, il en avertit le micro-
processeur et réciproquement le processeur central est averti d'une manipula-
tion de liste effectuée par 18 micro-processeur par le ~anal de la logique
LC1 et du bus bad. La logique d'état des files d'attente LEF sert, à cet effet9
d'intermédiaire entre le processeur central PC et le micro-processeur central
MPC. Les échanges d'informations entre PC, LEF et MPC sont lss suivantes :
- réception dans LEF d'un bit d'état 1 préssnté par PC sur le fil D4 :
signifie que le processeur central libère la file de messages entrants ; la
logique LEF en avertit le micro-processeur par le fil FODJ file d'attente O
disponible,
- réception dans LEF d'un bit 1 présenté par PC sur le fil D5 : signifie que
le processeur central demande l'occupation ds la fila de messages entrants ;
si le micro-processeur ne manipule pas ladite -file, la logique LEF présente
un état 1 sur le ~il d12 da la position d'entrée 1 du multiplexeur MX4,
signifiant ainsi l'indicatlon "file de messages entrants disponible.
- réception dans LEF d'un bit 1 présenté par PC sur le fil D6 : signi~ie que le
proc0sseur central lib~re la file de messages sortants ~ la logique LEF en
avertit le micro-processeur par le fil F1D, f~le d'attente 1 disponible,
- réception dans LEF d'un bit 1 présenté par PC sur le fil D7 : signifie que
le processsur central demande l'occupation de la file de messages sortants
si le micro-processeur ne manipule pas ladite file, la logique LEF présente
un état 1 sur le fil d14 de la position d'entrée 1 du multiplexeur MX4,
signifiant ainsi l'indication "file de messages sortants disponible.
Le micro-processeur fait appel ~ la logique LEF par le fil m FOU
ou m F1U selon qu'il sollicite l'occupation de la file de messages entrants
ou celle des messages sortants, la lo~ique LEF lui repondant par une commande
Sur le fil F1D nu FOD indiquant la disponibilité de la file d'attente demandée.
~7354~,
Le processeur central a la possihilité lorsqu'il décide qu'un
mini-processeur frontal Est en panne, de déconnecter le bus-silo de ce
calculateur et de connecter le ~us-silo du mini-processeur de sscours. A cst
eff9t 18 procssseur central présente un état 1 sur le fil D9 de la logique
LEF qui prévient le micro-procssseur MPC par le fil BS~ de ne plus trans-
mettre d~ messages vers le frontal en dérangement. Par le fil m MBS, le
micro-processsur interroge la logioue LEF sur l'etat de déconnexion du bus
avec ledit frontal.
Après dépannage du frontal, PC présente un état 1 sur le fil D8,
indlquant ainsi la fin de la commutation sur secours.
Lorsque le processeur central présente une commande sur LEF, par
un fil D 4 à D g, il préssnte par les fils D 6 à D 15 le numéro du coupleur
sur la logique de décodage LDC dudit numéro et génère le signal ADRS. A la
réception de ce signal, la logique LDC compare le numéro du coupleur reçu
avec le numéro interns c3blé. S'il y a identité, elle envoie un signal SYN
au processeur central. Dès réception de SYN~ le processeur central snvoie SR
qui, combiné au numéro de coupleur, permet de sélectionner la position
d'entrée 1 de MX4 par les fils SYN1 et SYN2 afin d'émettre vers le proces-
seur central l'indication de disponibilité de la file dss messages entrants ou
de celle des messages sortants. La lngiqus LEF peut égalemsnt dbnner au
processeur central l'indication d'une panne du micro-processeur, bit 1 sur le
fil d14, ou encore indiquer la connexion du bus-silo, bit 1 sur le fil d15.
Lecture par le processeur central d'une adresse ds mot destinée à etre
inscrite dans une banque mémoire -
Cette adresse est celle de la partie basse du dernier mot mémoire
transféré ou en cours de transfert par la loglqus de couplage LC1. Elle est
enregistrée dans le registre d'adresse basse RAE de ladite logique et
présentée par les fils MA0 à MA14 des liaisons ~ sur la position d'entrée 3
du rnultiplexeur MX4, et sur la position d'entrée 1 du multiplexeur MX3.
L'exécution de l'instruction qui identlfie le coupleur se déroule
comme pr~cédemment.
- 30 -
~735~
A la réception du signal SYN, 1B processeur central snvoie le
signal DR qui permet à la logique LDC de sélectionnsr simultanément la
position d'entrés 1 du multiplexeur MX3 et la position d'sntrés 3 du multi-
plexeur MX4, pour transférer la partie basse de l'adresse au procssseur
central.
- Lecture par le processeur central du numéro de frontal appelé -
Ls fDnctionnement est idsntiqus au cas pr~cédent m3is l'adresse du
couplsur est reçue dans la logiqus LDC en association avec le signal SR, ce
; qui permet à ladite logique de selectionner la position d'entrée 2 de MX4 et
de transmettrs par les liaisons G de la logique d~ couplage LC3, figure 5,
le numéro de frontal contenu dans le registre de numéro de frontal appelé
tRFA)~
Envoi par le processsur c~ntral de commandes au coupleur par écriture
. d'un mmot ds 16 bits -
: La logique d'interruption LCI reçoit st exécute les commandes de
masquage ou da démasquage de l'interruption, lesdites commandes étant
présentées sur les fils DD 3 D3.
Les commandss reçues par la lùgique LEF ont été énumérées
précédemmsnt lors des échanges d'informations effectuées par ladite logique
entre le processeur central et le micro-processeur c~ntral~
Le processeur central peut envoyer simultanemsnt au couplsur seize
commandes di~férentes sous forme d~écriturs d'un mot de 1~ bits.
Dans ce cas le processeur central effectue comme précédemment
l'adressage du coupleur et, à la réception du signal SYN, renvoie le slgnal
DA qui est reçu par la logique de décodags du numsro de couplsur LDC. La
logique LDC snvnie alors aux logiques LCI, LEF et LDI le signal STC0 qui
mémorise la réception des comm3ndes dans lesdites logiques,
: - Lecture des défauts par le processeur central ~
La procédurs de lecturs est analogue à celle vue précédemment.
Les fautes attribuées à la banque mémoire ont été enregistrées
dans le registre oe défaut RDF, figure 4, et sont s~gnalées au processeur
- 31 -
~L~735~6
central en position de lecture par les instructions suivantes :
- faute de mémoire : bit 1 présenté sur la position O de MX3 par le fil d5
des liaisons P
- faute de parité : bit 1 présenté sur la position 2 de MX4 par le fil d6
- panne de mémoire : bit 1 présenté sur la position 2 de MX4 par le fil d7.
D'autres fautes peuvent avoir été enregistrées dans le registre de
frontal appelé RFA, figure 5, et sont alors présentées par les liaisons G
sur les positions d'entrse 2 du multiplexsur MX4. Elles sont désignées par
les instructions suivantes :
~ faute dans la procédure d'envoi d'un messags :
bit 1 sur le fil d~
- faute dans la procédure de réception d'un message :
bit 1 sur le Fil d9
- numéro d'identification du frontal en faute :
bits sur fils d10 à d14
- bus-silo en panne : bit 1 sur le fil d15.
- Logique dss défauts st d'initialisation Lt)I -
Cette logique comporte une bascule ds demande d'initialisation
qui, à la mis~ sous tension du coupleur central de dialogue, ast automati-
; 20 qusment positionnée à 1. Averti de cet état par le fil INI, le micro- programme
du micro-processeur tourne sur le test d'état de cette bascule jusqu'à ce
que le procssseur central remette à O ladite basculs en présentant une
commande re~ue sur 1B fil D 12. C'est la commande de démarrage du dialogue.
Le processeur central peut arrêter le dialogue, dans le cas du passage du
bus-silo sur mini-procssseur Frontal de secours par exemple, en présentant
une commande sur le fil D 11 qui remst la basculs de demande d'initiali-
sation à l'état 1.
Lorsque 18 micro-processeur central MPC, figure 5, est averti d'un
défaut de message entrant ou sortant caté bus-silo, il sn prsvient la
logique LOI par le fil m DME ou m DMS. La logique LDI mémorise le défaut et
en transmet l'indication au processeur central par le fil d 08 ou d 09,
~ 32 -
~73~i46
selon le cas et bloque le micro-processeur en présentant une commande sur le
~il DEF.
Le coupleur central de dialogue rests ensuite en attente de trois
comm3ndes possibles du processeur central :
a - ordre de redémarrage - une commande d'état 1 re~ue sur le fil D 10
e-~ace le dé~aut mémorisé dans la logique LDI qui supprime 18 blocage du
micro-processeur sur le fil DEF
b - reprise de la séquence en cours - par mise à 1 du fil D 12, c'est-à-dire
réception du profil binaire : 1 sur D 10, 0 sur D 11, 1 sur D 12.
c ~ réinitialisation - par mise à 1 du fil D 11, c'sst-à-dire réception du
profil binaire 1 sur D 10, 1 sur D 11 et O sur D 12.
- Fonctionnement du dispositif de temporisation TCG - tChien de garde~ -
Lorsque le micro-processeur MPC dsmande un accès à la mémoire pour
écouler un message sortant ou entrant il ma:intient un potentiel sur le fil m
DMS ou m DME tant qu'il n'a pas obtenu satisfaction. Si le délai maximum
prévu par le temporisateur est écoulé le dispositif TCG génère le signal
SITO sur la logique centrale d'interruption LCI qui e ~ ectue la procédure
d'interruption du processeur central comme vu précédemment.
. De m~me. la logique d'état du silo LSO, figure 5, m3intient un
potentiel sur le ~il BS~ de TCG tant qus le bus~silo reste indisponible.
'~ Comme précédsmment, si le délai de garde est écoulé on génère une inter-
ruption du processeur central.
Enfin le bus d'accès direct bad, figure 4, ~e doit pas être pris
au-delà d'un certain temps par le coupleur central de dialogue pour la
transmission d'un message. A cet e~fet, dès la réponse de la mémoire. le
registre de dé~auts RDF est averti de cette réponse par le signal CANS et
active le ~il D~Ma relié au temporisateur TCG qui, comme précédemment,
commandera l'interruption si le délai imparti est écoulé.
III - ECHAN~E D'INFORMATIONS ENTRE LE CCD ET LE DUS-SILO bsa ou bsb
tfigure ~)
La communication s'établit en deux temps entre la logique de
33 -
~L~73546
couplaee LC3 et 18 coupleur frontal de dialogue ~CFD) :
a - adressage du bus-silo choisi par le micro-processeur central MPC puis
transfert d'une commande vers le coupleur frontal, dbns sa logique d'état du
silo LES, figure 2.
b - Transfert de donnée en écriture ou en lecture.
Les commandes ou indications pouvant etre trans~érées à la logiqus
LES du frontal sont les suivantes :
- COC, demande occupation en écriture du silo ; demande effectuae par un bit
transféré par le couplage CSA ou CSB sur fil p4, ledit bit a~ant été présenté
par le micro-processeur MPC sur le fil r4
CFE, fin d'écriture par le coupleur central ~OCD~ I indication donnée sur
fil r 5 et p5
- CFL, fin de lecture par 1B central ~ indication donnée sur fil r 6 et p 6.
Lorsque le micro-processeur central effectue une tentative d'occu-
pation du silo du coupleur frontal d'un mini-processeur frontal, ledit
micro-processeur central place le numéro de frontal appelé (RFA) en présentant
ledit numéro sur les fils r 11 à r 15. Le biLt de poids fort, poids 4, de
l'adresse du coupleur frontal est placé sur le fil r 15 du registre RFA. Le
micro-procsssaur MPC génère le signal m FAR qui commande dans RFA le transfert
Z0 du bit du fil r 15 sur le fil SEL et le transfert des bits d'adresse des
fils r 11 à r 14 sur l'sntree A du multiplexeur MX5. Le bit de poids 4 du
fil SEL indique sur quelle moitie des 32 mini-processeurs frontaux, la
; transaction doit s'eFfectuer.
Le multiplexeur MX5 transmet les bits de poids 2 à 2 de l'adresse
du coupleur frontal, à travers le coupleur de bus-silo sélectionné, sur les
voies p 0 à p 3 dudit bus-silo~ Cette transmission est commandée par le
micro-processeur qui présente les micro-commandes m VAL et m BS respecti-
vement sur le coupleur silo et sur la logique d'état du silo LS0 qui délivre
un signal impulsionnel sur le fil STR du bus-silo par l'intermédiaire du
coupleur s~lectionné.
La con~onction des signaux VAL et STR spécifie le transfert d'une
- 34 -
~C~73~6
commande vers le caupleur frontal~ la commande COC par exemple étant émise
sur la voie p 4 du bus-~silo.
Tout snvoi d'un signal STR par le coupleur central doit être
néces5airement suivi de la réception d'un signal impulsionnel de réponss REP
après un délai de temps connu. Si le coupleur CSA ou CS~ sélectionné ne
recoit pas le signal REP, la logique LSO délivre sur la logique LOI, ~igure
69 l'information TOB, p3s de réponse du silo, ou BSBJ silo non disponible,
selon l'état logique du bit lu par le coupleur CSA ou CSB sur la voie p 15
du bus multiplexeur.
A la récsption du signal COC, demande d'occupation du silo en
écriture par le coupleur central, la logique d'états LES du coupleur frontal
répond par l'indication CEC, silD occupé en écriture par le central, en
présentant un niveau 1 logique sur la voie p 9.
Cette indication CEC est rsçue dans le registre LOF, registre de
lecture des données du frontalO puis transmises au micro-processeur MPC par
ledit rsgistre déverrouillé par une commande présentés sur le fil REPA ou
REPB par le coupleur CSA ou CSB ayant reçu le signal de réponse REP.
A la réception du signal CEC, le micro-prncesseur MPC présente une
donnée sur ses fils de sortie r O à r 15, puis active le fil m BS de la
logique d'état du silo LSO quiJ à son tour, émst una impulsion de prise en
compte STR vers le coupleur frontal.
A la réception du signal de réponse REP émis par le coupleur
frontal et accusant rsception du signal STR dans ledit coupleur, la donnée à
écrire dans le silo dudit coupleur frontal est émiseJ à travers le dlsposi-
tif de couplage CSA ou CSEl du coupleur centralJ sur les voies p O ~ p 15 du
bus-silo.
Ls micro-processeur MPC n'a pas connaissance du signal de réponse
st renouvelle la ccmmande ds cycle d'écriture après temporisation.
Le micro-processeur procède ds -Façon analogus pour l'émission
successive de chaque donnée du message.
- 35 --
1~73~i~6
Le mlcro-processeur MPC sait qu'il doit sffectuer une lecture du
silo lorsqu'il reçoit un niveau logique 1 émis par la logique d'états du
silo du coupleur frontal sur la voie p 8, signal CLE. Le micro-processeur
émet alors les micro-commandes m LEC et m BS qui génèrent respectivement les
signaux LEC et STR. A la réception du signal de réponse REP, le coupleur CSA
ou CSB déverrouille le registre de lecture des données du frontal LDF et la
donnée, recue sur les voies p O à p 15, est introduite dans le micro-proces-
seur. Celui-ci, cnmme dans le cas d'une écriture, n'a pas connaissance du
signal de réponse et pour lire chaque donnée renouvelle la commande de
1~ lscture après temporisation.
' ~ .
.
~ 3B -
