Note : Les descriptions sont présentées dans la langue officielle dans laquelle elles ont été soumises.
~23~6~
1 --
UniSé ter inale d'adaptation ~our circuit numérique
La présente invention a pour obJet une unité terminale d'adapta-
tion pour circuit numérique d'un ~tandard différent de celui normalement
prévu pour les circuits numériques associés à un autocommutateur tempo-
rel qui pour cette adaptation est doté d'au moins une telle unité.
De manière connue, il exi3te deux types d'équipement de multi-
plexage MIC primaires dé~ini~ par les avis G732 et G733 du CCITT et il
est donc néoe3saire de pouvoir raccorder le~ circuit3 numériques reliant
les équipement~ répondant à l'un de ces deux standards avec le~ unités
termlnale~ des autocommutateurs temporel~ prévus pour de~ équipement3
répondant à l'autre.
On rappelle que l'avis G732 concerne le3 liaisons multiplexes à
2048 kbitJ/3 et trente-deux voies, alors que l~avis G733 concerne les
liaisons à 1544 kbit/s et vingt-quatre voies, le3 unes et les autres
ayant même durée de trame et même fréquence d'échantillonnage.
La trame des liai90n9 selon l'aYis G732 comporte trente voies pour
de~ échantillons de huit bit~, les échartillons de~ signaux de parole y
qont codés en loi A, deux des trente-deux voies de chaque trame 30nt
ré3ervées, la voie zéro permet la transmis3ion du verrouillage de trame,
la voie seize assure la tran~mission de la signali~ation, 3auf en trame
zéro réservée au verrouillage de multitrame.
La multitrame compo3ée de seize trames successives permet la
tran~mission de quatre bits de signallsation pour chacune des trente
voies de parole, huit bitq par huit bits en voie seize des quinze der-
nière~ tram~s.
La trame des liaisons 3elon l'avi~ G733 comporte vingt-quatre
voies pour des échantillons de huit bits ainsi qu'un bit supplémen-
taire ; le~ échantillon3 des si~naux de parole qont codés en loi mu, ceux
des trame3 six et douze de la multitrame de douzs trame3 ne sont codés
que sur sept bit~, le huitième étant af~ecté à la transmission de la
signalisation de la voie qui le comporte et étant classiquement appelé
bit A pour les huitième3 bits de trame six et bit B pour ceux de trame
douze. Le bit supplémentaire est exploité alternativement en synchroni-
sation de trame toute~ les deux trame3 et en synchronisation de super-
trame ou alarme entre temps.
~'
-- 2 ~
Une signalisation par voie sémaphore est envisa-
geable avec les deux types de liaison évoqués ci-dessus.
L'unité terminale d'adaptation se]on l'invention
est prévue pour permettre le raccordement à un autocommu-
tateur temporel d'au moins un circuit numérique normalementnon raccordable à cet autocommutateur en raison des diffé-
rences de standardisation existant entre eux et ce notamment
lorsque l'autocommutateur est du type décrit dans la demande
de brevet francais publiée le 8 octobre 1982 sous le numéro
2 503 513, prévu originellement pour être relié à des cir-
cuits numériques selon l'avis G 732.
De manière connue dans un tel autocommutateur,
les unités terminales sont classiquement reliées à un réseau
de connexion par des liaisons multiplexes et elles sont
pilotées par un pool d'unités de commande également reliées
au réseau de~connexion par des liaisons multiplexes pour
permettre l'échange de messages entre les microprocesseurs
des unités terminales et ceux des unités de commande.
Le raccoxdement à l'autocommutateur, de circuits
numériques n'ayant par le standard prévu, implique donc des
modifications en vue d'une adaptation des signaux transmis
où à transmettre par les circuits numériques non standardisés
à partir ou à travers l'autocommutateur.
Le but de la présente invention est donc une
~5 unite terminale d'adaptation qui soit identique aux autres
unités terminales de l'autocommutateur, lorsqu'elle est vue
à partir des unités de commande de cet autocommutateur, qui
traite le circuit numérique qu'elle raccorde selon les nor-
mes prévues pour ce circuit numérique, lorsqu'elle est vue
à partir de l'extrémité de ce circuit à laquelle elle n'est
pas reliée et qui assure les diverses opérations d'adapta-
tion de manière autonome, sous le contrôle du microprocesseur
qu'elle comporte classiquement et avec l'aide d'automates
qui lui sont spécifiques.
~ 2692
-- 3
Cette unité terminale d'adaptation reprend prati-
quement l'ossature de commande et de connexion décrite dans
la demande de brevet français publiée le 8 juin 1984 sous le
numéro 2.537.373 relative à une unité terminale de brassage
dotée évidemment d'équipements spécifiques différents.
La présente invention propose donc une unité
terminale d'adaptation destinée à assurer le raccordement
à un autocommutateur temporel d'au moins un circuit numérique,
d'un standard différent de celui normalement prévu pour des
circuits numériques raccordés à cet autocommutateur qui la
comporte, parmi d'autres unités terminales dotées identi-
quement d'un circuit de commande à microprocesseur et pilo-
tées à travers un réseau de connexion de l'autocommutateur
par un pool d'unités de commande, qui sont également dotées
de microprocesseurs et reliées au réseau de connexion par
des liaisons multiplexes dites réseau, comme le sont les
unités terminales qui comportent en ce but une matrice
de connexion spatiale.
Selon l'invention, l'unité terminale d'adaptation
comporte un dispositif d'émission, un dispositif de récep-
tion et un dispositif de transfert, pilotés par le micropro-
cesseur du circuit de commande de l'unité via un bus auquel
ils sont reliés et respectivement connectés en premier lieu
en extrémité d'une liaison multiplexe d'émission du circuit
numérique,-en ce qui concerne le dispositif d'émi.ssion, afin
d'assurer une émission d'échantillons combinant des bits
d'information en provenance de l'autocommutateur et des si-
gnalisations fournies sous forme adaptée via le micropro-
cesseur de l'unité d'adaptation, en second lieu en extrémité
d'une liaison multiplexe de réception du circuit numérique,
en ce qui concerne le dispositif de réception, afin d'assurer
uneséparation de bits d'information, à transmettre à travers
l'autocommutateur et de signalisations à adapter via le
microprocesseur de l'unité d'adaptation pour exploitation
'~''
~h~
~3~
- 3a -
par les unités de commande, et en troisième lieu à la matrice
de connexion de l.'unité d'adaptation par une liaison multi-
plexe bidirectionnelle, au disposi-ti:E d'émission et au dispo-
sitif de réception, en ce qui concerne le dispositiE de trans-
fert, afin d'assurer un échange bidirectionnel d'échantillonsentre circuit numérique et autocommutateur après conversion
et adaptation sous la commande du microprocesseur de l'unité
terminale d'adaptation.
L'invention, ses caractéristiques et ses avantages
sont precisés dans la description non limitative qui suit d'un
mode de réalisation préféré de celle-ci en liaison avec les
figures ci-dessous repertoriées.
La figure 1 montre un autocommutateur temporel
connu dans lequel l'unité terminale selon l'invention vient
s'incorporer.
La figure 2 présente une unité terminale selon
l'invention, qui
~~ :
26~2
est ~pécialisée dans le raccordement entre liaisons multiplexes tempo-
relles MIC le~ unes aux norme~ européennes, le~ autres aux normes a~éri-
caines.
Les Pigures 3A, 3B présentent le schéma d'un dispositif d'émission
prévu dans l'unité terminale d'adaptation selon l'invention.
Les figures 4A, 4B présentent le 3chéma d'un dispositif de récep-
tion prévu dans l'unité terminale spéciali3ée selon l'invention.
Les Pigures 5A, 5~, 5C présentent le 3chéma d'un dispositif de
trans~ert intermédiaire prévu dans liunité terminale d'adaptation elon
l'invention.
L'autoco~mutateur temporel à structure répartie présenté en
Pigure 1 comporte classiquement un réseau de connexion temporelle ~CX
qui ici est Pormé de quatre plan~ indépendants RXA, RXB, RXC, RXD indivi-
duellement co~mandés par des marqueurs référencés MQA à MQD~ La commande
de l'ensemble de l'autocommutateur e~t assurée par un pool comprenant
deux ensembles d'unités de commande à mioroprocesseurs UC et UCP.
Les unités de commande UCP, telles UCP1 et UCP2, as~urent des
~onotions de gestion. Les unités de co~mande UC, telles UC1 et UC2 pilo
tent des groupes UT d'unité~ terminales qui sont spéci~iquement raccor-
dées aux ligne~ d'abonnés, aux oircuit~ numériques de communication ou
aux circuits et auxiliaire~ de traitement de la signalisation.
Les unités ~C ~ont reliées entre elles, aux marqueurs MQ et aux
unités da commande UCP, dites de gestion, par une liaison série rapide
dupliquée RIT et ~ia un distributeur DI. Elles sont aussi reliées au
réseau de connexion RCX de meme que le~ unites terminales, telle UT du
groupe GUT 3.
Une base de tempq centrale BTC fournit des signaux d'horloge aux
unités terminale~ UT et aux unités de commande UC par l'intermediaire
d'inter~aces non flgurées d'un répartiteur RR connecté aux
entrées/sorties du réseau de connexion RCX.
Les unités terminales, telle UT, et les unités de commande UC sont
reliées au ré~eau de connexion RCX via le répartiteur RR par l'intermé-
diaire de liaisons multiplex bidirectionnelle3 LR appelées liaisons
réseau.
Les liai30ns réseau LR desservent classiquement chacune plusieur~
~ ~3~
-- 5
unltés terminales formant un groupe GUTI tel GUTl, ou plu-
sieurs unités de commande formant un groupe tel GUC. ~es
liaisons de distribution dupliquées LBT, telle LBTl pour le
groupe GUCl, transmettent les signaux d'horloge de la base
de temps centrale BTC aux unités de commande ou aux unités
terminales des groupes qu'elles desservent.
Un circuit de base de temps dupliqué CBT assure
l'interface entre les unités terminales ou de commande d'un
groupe et les liaisons réseau et de distribution de base
de temps qui le desserve.
Dans l'exemple présenté en figure 2, une liaison
réseau LR, telle LR3 est détaillée, elle comporte quatre
liaisons unitaires entrantes LREl à LRE4 dirigées vers l.e
réseau de connexion RC~ non figuré et quatre liaisons uni-
taires sortantes LRSl à LRS4, reliant ce réseau de connexion
au circuit de base de temps CBT qui recoit aussi les signaux
d'horloge de la base de temps centrale via deux liaisons de
distribution LBTl à LBT2 (figure 2).
Le circuit de base de temps dupliqué CBT dessert
séparément deux faisceaux constitués chacun d'une paire
de liaisons unitaires entrantes LRE, d'une paire de liaisons
unitaires sortantes LRS et d'une liaison de distribution
LBT. Chaque circuit de base de temps CBT raccorde et
synchronise un faisceau LT de quatre liaisons multiplexes
internes LTEl à LTE4, dirigées vers lui-même et quatre
liaisons multiplexes internes LTSl à LTS4, dirigées en sens
inverse, respectivement aux quatre liaisons unitaires en-
trantes LREl à LRE4 et aux quatre liaisons unitaires sor-
tantes LRSl à LRS4 que reçoit ce circuit CBT.
Le circuit CBT, qui est par exemple du type décrit
dans la demande de brevet canadien no. 411,658 déposée le
17 septembre 1982 assure aussi l'élaboration des signaux
d'horloge, transmis sur des liaisons HSl, HS2 de distribu-
tion interne au groupe desservi, à partir des signaux re~us
' ~3~2
- 5~ -
des liaisons de distribution LBT1, à LBT2.
Les liaisons terminales d'un faisceau LT desser-
vant un groupe d'unités terminales, sont reliées à une
matrice de connexion interne CX de chaque unité terminale,
ainsi qu'il est montré à la figure 1 pour l'unité terminale
d'adaptation VTA de circuit numérique selon l'invention.
Chaque unité terminale comporte aussi un disposi-
tif de ~ -
/~
~"',~
~3~ 2
commande CC, classique évoqué plus loin en liaison avec la figure 2.
Une unité terminale d'adaptation de circuit numérique UTA comportespéei~iquement (~igures 1 et 2) :
- un dispositif d'émission DE raccordé à une liaison multiplexe d'émis-
. ~ion MICE de circuit numérique CN qui est orientée ver~ l'autocommu-
tateur évoqué ci-des~us, étant entendu que cet autocommutateur est prévu
pour des liaisons multiplex ayant des norme~ de transmission différentes
de oelle régis3ant la transmission des échantillons sur la liaison
d'émis~ion MICE considérée ;
- un dispo~iti~ de réception DR qui raccorde 17autocommutateur à une
liaison multiplexe de réception MICR de circuit numérique CN, la trans-
mission sur cette liai~on de réception étant régie par les mêmes normes
que celles en vigueur ~ur la liaison d'emission MICE à laquelle elle est
a~sociée ;
- un di~po~itif de transfert DTR inséré entre le dispositi~ d'émis-
sion DE et le dispo3itif de réoeption DR et relié comme eux au dispositif
de commande CC par 1'intermédiaire d'un bu~ commun 8P.
Dans l'exemple de réalisation pré3ente9 des liaison~ terminales
entrantes et/ou sortantes relient les trois dispo3itifs d'émi3sion DE de
transPert DTR et de commande CC à la matrice de connexion CX pour leurs
échanges avec les unités de commarde UC de 1'autocommutateur.
Ls diapositi~ de commande CC (figure 2) comporte un microproces-
3eur MP, une mémoire vive M~, une mémoire morte MM, un circuit PIC de
ge~tion des interruption3 pour le microproce~seur, un compteur de sur-
veillance CRS et un circuit émetteur-récepteur ER. Le circuit
émetteur-récepteur ER permet au microprocesseur MP de recevoir des mes-
3ages en procédure HDLC, via la matrioe de connexion interne CX et les
liaisons terminales LTE7, LTS7 qui lui 30nt affectées en ce but.
La matrice de connexion CX est reliée au circuit de base de
tsmp~ GBT du groupe par les liaisons multiplexes internes LTE2 à LTE4 et
LTS1 à LTS4, au dispositif de trans~ert DTR par des liaisons multiplexes
terminales LTE5, LTS5 de sens opposés, au dispositif d'émission DE par
une liaison multiplexe terminale entrante LTE6, et au circuit émetteur
récepteur par deux liaisons multiplaxes ~TE7, LTS7 de sens oppo~és, à
l'intérieur de l'~mité terminale UTN pour ces trois dernier3 dispo-
~;~3~
- 7 -
siti~s.
De plu3 deux liai~on~ entrantes non repré~entees ~ournissent en
permane1ce de~ signaux d'état l'une zéro, l'autre un pour les besoins deq
voie~ inactives ou donnant lieu à alarme.
La commande de la matrice de connexion CX q'eP~ectue classiquement
par l'intermédiaire du microproces~eur MP et ~ia un circuit de mar-
quage CQ approprié, la matrice étant de type spatial dans l'exemple de
réaliqation proposé.
Le dispositif d'émission DE comporte principalement un conforma-
teur EM pour réali~er l'assemblage des qignaux à emettre 3ur la trame de
la liaison multiplexe d'émission MICE : Cette émission s'effectue par
1'intermédiaire d'une inter~ace d'adaptation INE, classique, as~urant
e~entiellement une adaptation des niveaux des signaux transmis et un
tran~codage en code de transmission 9 dans le cas présent du code NRZ en
code AMI.
Le conformateur EM reçoit les données du diqpositif de trans~ert
DTR ain~i que la ~ignalisation en mode qémaphore.
Les in~ormations de signalisation voie par voie et d'alarme sont
fournies au conformateur EN par le microprocesseur MP via une inter-
face IP1 et via un Jignaleur ESA danq le cas d'alarmes.
Un circuit de test de signalisation TS permet de retourner la
qignalisation à émettre vers le microproce~seur MP, à des fins de véri-
fication.
Un cirouit de test de voie TV relie la sortie du conformateur EM à
la matrice de connexion CX, via la liaison multiplexe LTE6, pour
permettre le test de la voie d'emisqion dans 30n ensemble, la liaison
LTE6 étant alors connectée à l'une des liaisons LRE1 à 4 vers le réseau
de connexion de 1'autocommutataur, via une liaison LTE1 à LTE4 entre la
matrice de connexion et le circuit de base de temps C8T du groupe.
Le dispo~itif d'émission DE contient également un circuit de choix
d'horloge CHS qui re~oit les liaisons de distribution interne HS1 et
HS2, il ~électionne ~OU9 la commande du microprocesseur MP, les signaux
d 7 horloge et de synchronisation HS ~ournis par l'une ou l'autre des
liaiYons de distribution pour le~ transmettre aux oircuits de l'unité
terminale à des ~ins d'utiliqation.
1232692
Le dispositif de réception DR, comporte principalement un récep-
teur REC relié en sortie de la liaigon multiplexe MICR du oircuit numé-
rique CN traite, via une interface réceptrice INR. Cette interface INR
de type classiaue assure notamment 9 un transcodage de code de transmis-
sion en code binaire d'exploitation, la récupération des ~ignaux de
l'horloge distante ayant présidé à l'émi~sion sur la liaison multiplexe
MICR et le~ changements de ~réquence nécessaireq à l'exploitation des
signaux reçu~.
Le récepteur REC envoie les données reçues de la liaison multi-
plexe MICR vers le dispositif de transfert DTR ainsl que la signali
~ation reçue, lorsque cette ~ignalisation est de type sémaphore. Par
contre 9i la ~ignalisation reçue est de type voie par voie, elle est
transmise par le récepteur REC au microproces~eur MP, via un circuit de
signalisation RS et une interface IP2, elle même reliée au bus oommun BP
desservant le microprocesseur MP.
Un circuit de détection d'erreur DER inséré en sortie du récep-
teur REC et en amont de ltinterface IP2 permet de signaler les erreurs en
reception au microprocesseur MP.
- Une liai~on LTB établie entre le con~ormateur EM et le récep-
teur REC, permet le test en boucle de l'ensemble d'émission et de récep-
tion de l'unité terminale UT.
Le dispo~iti~ de réception DR comporte aussl une horloge d'émis-
~ion ~E de~tinée à fournir des signaux au dispositi~ d'émission DE à
partir des signaux d'horloge ~S dans un but qui sera évoqué plus loin.
Le dispositi~ de transfert DTR effectue le changement de format
néces~aire à la tran~mission bidirectionnelle des signaux entre liaisons
multiplexes LTE 9 LTS internes à l'autocommutateur et liaisons multi-
plexes MICR, MICE du circuit numérique CN extérieur.
En oe but le dispositif de transfert e~t piloté par une logique de
oontrole LOG reliée au ~icroprocesseur MP~ via une interface IP3 et le
bus BP.
Dans le sens de transmission à partir de la liai~on multiplexe
interne LTE5 ver~ la liaison multiplexe MICE du circuit numérique CN, la
liaison LTE5 aboutit à un oircuit de mémoire tampon partagée TP qui
dessert en particulier un circuit de voie d'émisslon C~E. Ce circuit CVE
~ ~3~g~
_ 9 _
permet d'e~eotuer, de~ opérations annexes, ~ou9 la commande de la
logique de contrôle LOG, telles que l'introduction des données de syn
chronisation dans la voie ré~ervée à cet effet au cours des trames
succes~ives, la prise en compte de~ états de voie, c'est-à-dire voie
5active ou voie au repos, et la ~ixation du niveau des signaux à traiter.
Dans le sens de tran~mission à partir de la liaison multiplex MICR
vers la liaison multiplexe ~ortante LT55, la sortie SM du récepteur REC
du dispo~itif de réception DR est également reliée au circuit de mémoire
tampon partagée TP qui dessert aussi un circuit de voie de récep-
10tion C~R, dont la ortie alimente la liaison multiplexe interne LTS5
vers la ~atrice de connexlon CX.
Un circuit DGH de détection ds glissement permet de produire une
demande d'interruption à 1'intention du microprocesseur MP en cas de
gli3sement entre l'horloge locale régi~sant notamment l'unité termi-
15nale UT considérée et l'horloge di3tante recupérée à partir des signaux
de la liaison multlplexe MICR par 1'interface réceptrice INR. Cette
demande est produite lorsque le gli~sement e3t tel qu'il exige soit un
saut soit un doublement de trame en rais~n de son importance.
Le mi4roprocesseur MP avertit dans ce cas les unités de commande
20concernées de l'autocommutateur.
Le circuit de mémoire tampon partagée TP est aussi relié en sortie
du circuit de voie d'émis~ion C~E, afin de permettre le test du dispo-
sitif de réception DR par bouclage entre le~ parties émission et récep-
tion.
25Le dispositi~ d'émis~ion DE est représenté de manière détaillée
sur les figures 3A, 3B.
Le bus BP du microprocesseur MP est relié à l'inter~ace IP1, il se
decompose en un bus d'adresse BA, un bus de commande BK et un bus de
données BD.
30L'interface IP1 comporte un décodeur DC1 relié par ses entrées aux
bus d'adresse BA et de commande BK et par des sorties di à autant d'en-
trées de sélection, d'écriture ou de lecture de di~férent~ éléments du
dispositif d'émission DE.
L'interface IP1 comporte aussi une pluralité de portes ET référen-
35cées P1 à P10 qui relient sélectivement le bus de donnéeq BD, en émission
~LZ3~6~2
ou en réception via un bus intsrne BI, à quatrs registres RC1 à RC4
ph~siquement situés dars cetts interface mais ~onctionnellement associes
aux circuits qu'ils desservent sur les ~igureq 3A et 3B pour les troi3
premiers d'entre eux RC1 à RC3.
Les cirouits de porte P1 à P10 sont individueLlement reliés à des
sorties du décodeur DC1 qui déclenche les échanges entre bus de
donnée~q BD et registres RC1 à RC4 sous 1'action du microprocesseur MP,
de manière à pouvoir soit in~crire dans les quatre registres à des fins
d'exécution par le dispositiP d'émission, qoit à lire les quatre regis-
tres à des finq de test par le microprocesseur.
Les sig~aux d'horloge nécessaires au fonctionnement du dispositif
d'émission DE qont i~sus du circuit de choix CHS 9 con3titué par un mul-
tiplexeur qui reçoit les signaux HS1 et HS2, respectivement issus chacun
d'una partie dupliquée di~Pérente du circuit de base de temps dupli-
qué CBT desservant l~unité terminale UT dont ~ait partie le dispositiP
d'émission DE con~idére.
Le circuit de choix CHS sélectionne 1'un ou 1'autre des
signaux HS1 ou HS2 sous l'action d'un bit transmis par une liaison LO à
partir du registre RC4, appelé registre de commande, dan3 lequel ce bit
est mémorisé.
Dans l'exemple présenté, le~ ~ignaux HS apparaissant en sortie du
circuit de choix C~S comprennent notamment un signal de synchronisation
de multitrame locale SMT, un signal de qynchronisation de tra~e
locale SY et deux signaux d'horloge W et 4M qui dans l'exemple d'appli-
aation 30nt re~pectivement à 2,048 MHz et 4,096 MHz.
Le con~ormateur EM est constitué autour d'un circuit assembleur CE
de ce type standard qui est par exemple un circuit R8~50 produit par
ROCKWELL INTERNATIONAL. Ce circuit as~embleur CE reçoit, en vue de
transmission par la liaison multiplex MICE :
- les échantillons de huit éléments binaires, fournis en parallèle par
une liaison multiPilaire LD is~ue du di3positiP de tran~ert DTR ;
- le bit S de signalisation en mode sémaphore qui lui e~t fourni par le
dispositif de transfert DTR via une liaison SS ;
- les bits A st L de signalisation sn mode voie par voie, ~ourni3 par une
mémoirs de signaux de voie M1 et temporairement mémorises dans des bas~
- 11 _
.cules B1, B2.
Le circuit assembleur CE re~oit égalernent des ordres du registre
de commande RC4 via une liaison multi~ilaire l.E, des signaux de synchro-
nisation SY et d'horloge HY émanant d'un circult de synchronisation SCY
et les signaux d'alarme du signaleur ESA que commande le microproces-
seur MP, via le registre de commande ~C4.
Le circuit a sembleur CE envoie des bits de données sur une liaison
série LTB vers l'inter~ace d'adaptation INE donnant accès à la liaison
multiplexe MICE, ver~ le dispositi~ de réception DR à des ~ins de test en
boucle et vers les circuits de test de 3ignalisation TS et de voie TV via
un registre à décalage RD1. Il envoie également des signaux d'horloge de
canal ST vers le circuit de synchroniqation SCY, vers le dispositif de
tran~fert DTR, par une liaison STC et via un inverseur I0, et pour usage
inter~e dans l'émetteur EM lui-même.
Le circuit as3embleur CE reçoit les bitq A et B, c'est-à-dire les
bits 8 de~ voies des trame3 9iX et douze succeq~ives, en provenance de
la mémoire de signaux de voie M1, qui est adressée par un
multiplexeur MX1 et qui contient en ce but trente-deux mots de deux bits.
Le multiplexeur MX1 est relié, par un premier groupe d'entrées,
aux sorties du registre ~C~ qui est destiné à contenir d'une part un
numéro de voie en cinq bits constituant une adresse d'écriture en
mémoire M1, ainsi que d'autre part les bits A et B correspondants à cette
voie qui sont chargés dans la mémoire M1, via un circuit de porte P15 de
type ET.
Le multiplexeur MX1 est relié par un second groupe d'entrées aux
.~orties d'un compteur de voie CR2 commandé par les signaux d'horloge de
canal ST produits par le circuit émetteur, il assure l'adressage en
lectura de la mémoire de signaux de voie M1.
L'adresse de voie fournie aux sorties du compteur de voie CR2 est
également envoyée au dispositif de trans~ert DTR, via une liaison NVE, de
même que le signal d'horloge de canal ST, complémenté via l'inver-
~eur I0, sur la liaison STC.
La sortie de la mémoire de signaux de voie M1 est reliée aux
entrées de données D des bascules B1, B2, via une porte P1~ de type ET
commandée à partir d'un regiqtre tampon RE2, place en sortie d'une
~23~
- 12 -
memoire de phase MP1 de type PROM.
La mémoire de phasa MP1 commande le fonctionnement du dispo~itif
d'émission DE et plus particulièrement le multiplexeur MX1, l'adressage
de la mémoire de signaux de voie M1 et la transmission des bits A et B
aux bascules B1 et B2, via la porte P16.
A chaque lecture de la mémoire de phase MP1, le mot en lecture e~t
chargé dans le registre tampon RE2, via une porte P18 multiple et de
type ET qui est contrôlée par le signal d'horloge 4M.
Une partie des données binaires contenues dans le registre RE2 est
utilisée pour adresser en lecture la mémoire MP1 elle-meme, chaque
adre~se de lecture est complétée par deux bits ~ournis re~pectivement
par deux paires de basculeq B5, B6 et B7, B8 qui contrôlent respecti-
vement les cycles d'écriture et de lecture de signalisation en mémoire de
qignaux de voie M1.
La bascule B5 est activée par un signal di i9SU du décodeur DC1,
alor~ que la bascule B7 est activée par le ~ignal d'horloge de canal ST,
les bascules B6 et B8 étant activées par le qignal d'horloge 4M.
Les autres données binaires chargées dans le registre tampon RE2
ne sont pas utilisées pour l'adressage de la mémoire de phase MP1, elle~
assurent la remi3e à zéro des quatre bascules B5 à B8 via leurs entrées
corre~pondantes R, l'adressage a du multiplexeur MX1, la validation v de
la mémoire M1, l'activation C des bascules B1, ~2 par leur3 entrées
d'horloge et l'accès par l'intermédiaire deq portes P15 et P16 aprèq
inversion pour cette dernière.
Ls circuit de synchronisation SCY reçoit deq 3ignaux d'horloge HT
venar,t de l'horloge d'émisqion ~E en vue des émission3 sur la liaison
multiplexe MICE et le signaux d'horloge de canal ST produits par le
circuit asqembleur CE, il génère des signaux d'horloge HY pour ce
oircuit as~embleur CE, le registre à décalage RD1 et le dispositi~ de
réception DR, des signaux da déclenchement pour les circuits de test de
signaliqation TS et de voie TV et des signaux de synchronisation SYN
pour le circuit assembleur CE.
Le circuit de test de voie TV comporte un registre tampon RE1
inséré entre le registre à décalage RD1, vîa le ~il Fl et un registre à
décalage RD2 donnant accès à la liaison multiplexe LTE6 et par consé-
- 13 ~-
quent à la matrice de connexion CX pour des tests de bon ~onctionnement.
Une porte P11 de type ET est placée entre le registre RD1, auquel
elle est reliée par le ~il F1 et le registre tampon RE1 pour autoriser la
transmis~ion de~ données entre ces regi3tres en fonction des .~ignaux de
déclenchement de l'agencement de synchronisation SCY. Une porte P12,
multiple et de type ET, e~t placée entre le registre tampon RE1 et le
regi3tre à décalage RD2, elle assur le tranqfert en parallèle du
contenu du premier dans le second et la ~ortie des données binaires du
~econd sur la liaison LTE6 sous le contrôle de deux porte~ P13 et P14 de
type ET recevant respectivement les signaux W et SY pour la porte P13
reliée en entrée de la porte P12 et les signaux W et SY pour la porte P14
reliée en entrée de commande de décalage du regi3tre RD2, ce regi~tre
étant de plus bouclé sur lui-même.
Le circuit de te~t de 3ignalisation TS comporte deux bascules 33
et B4 reliées en parallèle à la ~ortie du regi3tre à décalage RD1, via le
Pil F1, et commandées par l'agencement de synchronisation SCY de manière
à emmaga~iner les bit~ A et B succes~ivement produit~ par le circuit
assembleur CE, afin de permettre leur leoture par le microprocesseur MP
de l'unité terminale comportant ce circuit de test. En ce but les ~orties
des bascules B3 et B4 sont reliee~ à une porte P3, de type ET, reliée par
sa ~ortie au bu~ de données BD et commandée par 1'une des sorties di du
décodeur DC1.
Pour le te3t de la sIgnali~ation en émission, le regi~tre RC1
mémorise le numéro de la voie dont la signalisation est testée, ce numéro
étant fourni par le microprocesseur MP, via le bus de données BD auquel
les entrées du regi~tre RC1 sont reliées, via la porte multiple P4. Un
comparateur CP reçoit, via une porte Pt7 de type OU, soit le numéro de la
voie dont la ~ignalisation est testée, soit le numéro d'une voie que l'on
souhaite tester qui lui est ~ournie par le registre RC2 dans le cas de
test en boucle par l'intermediaire de la liai~on LTE6. Le comparateur CP
reçoit d'autre part le numéro de ~oie fourni par le aompteur CR2, de
maniere à émettre un signal de reconnaissance en cas d'identité des
adresses reçues par lui ; ce signal de reconnaissance est transmis au
circuit de synchronisation SCY qui l'exploite pour commander les bascu-
les 33, B4 dans le cas où l'une des adresses provient du registre RC1 et
~232
4 -
pour commander le ohargement du regi~tre RE1 via la porte P11 lorsque
l'une des adres~es provient du regi3tre RC2.
Le dispo3iti~ de réception DR présenté ~igure3 4A, 4B comporte en
premier lieu une interface IP2 analogue à l'inter~ace IP1 et dont on a
disjoint certains registres tels RL1, RL2, RL3, RC6 pour les ~oindre aux
circuit~ qu'il~ desqervent.
L'inter~ace IP2 comporte donc un décodeur DC2 relié par 3es
entrée3 au bu3 d'adre~3e BA et au bus de commande BR du microproces-
seur MP et par ses sorties di à autant d'entrées de sélection, d'écriture
ou de lecture de différent3 éléments du dispositif de réception DR.
Elle comporte aussi une pluralité de porte~ P20 à P30 donnant
acce~ au bus de donnée~ BD, via le bus interne BJ de l'interface IP2,
ainsi que deux regi~tres RC5, RC~ accessibles en lecture et en écriture
et trois registres RL1 à RL3 acces~ibles seulement en lecture par le
microproce~seur MP.
Le récepteur REC est organi3é autour d'un circuit de réception CR
qui recherche la 3ynchroni3ation de trame, e~fectue un contrôle
d t erreurs et as3ure l'extraction de la signalisation transmi3e en mode
émaphore par la liaison multiplexe MICR. Le circuit mis en oeuvre est
par exemple un circuit R8060 fabriqué par ROCKWELL INTERNATIONAL.
Ce circuit de réception CR reçoit en entrée :
- les 3ignaux de données reçus de l'extérieur par l'inter~ace INR placée
en ~ortie de la liaison multiplexe MICR du circuit numérique desservi,
ces signaux de données lui étant transmises à son entrée D par 1'inter-
médiaire d'un multiplexeur MX3 commandé par l'une des ~orties duregistre de commande RC5 ;
- leq signaux d'horloge distante récupérés par l'inter~ace d'adapta-
tion INR dont la qortie correspondante est reliée à une entrée d'un
multiplexeur MX4 commandé ldentiquement au multiplexeur MX3 par le
regi3tre de commande RC5.
Les secondes entrées des multiplexsurs MX3, MX4 sont susceptibles
d'être reliées aux sorties LTB et HY du dispositif d'émission DE pour un
fonctionnement en boucle à des ~in~ de test.
Le circuit de réception CR extrait et ~ournit :
- la signali3ation sémaphore tran3mi3e 3ur la liaison multiplexe MICR de
~3~2
- 15 -
manière à permettre sa mémorisation temporaire par l'intermédiaire d'une
bascule B9 reliée à la sortie SS0 correspondante du oircuit de récep-
tion ;
- un signal d'horloge de voie HV qui commande la bascule 39 et un
compteur de voie reçue CR3 ;
- un signal de synchronisation de voie S~ qui indique le début de trame
et assure la remise à zéro du compteur de YOie CR3 ;
- une sortie parallèle des huit bits pour chacun des échantillon~ succes-
sivement reçus voie par voie, cette sortie 9 ~ ef~ectuant par l'intermé-
diaire d~une liaison SM reliée au dispositif de transfert DTR ;
- des sorties d'alarme APS, AD, APP correspondant respectivement à une
alarme pour perte de synchronisation de trame, une réceptlon d'alarme
distante, une alarme pour perte de porteuse correspondant à un état zéro
permanent en réception ;
- une ~ortie SC de comptage des trames pour lesquelles la synchroni-
sation est perdue, afin d'incrémenter un compteur d'erreurs CRE qui
reqoit également les qignau2 APS d'alarmes pour perte de 3ynchronisation
de tra~e ;
- une sortie d'horloge SH, pour le~ signaux transmis par voie sémaphore,
cette sortie étant reliée au dispo~itif de tran fert DTR ;
- une sortle SG d'indication de présence de signalisation voie par voie
dans une trame reçue ;
- une sortie EC de signaux d'écriture destinés au diqpositi~ de trans-
Pert en cas de signau2 d'indication de présence SG.
Les trois sorties d'alarme APS, AD, APP sont reliées à un circuit
d'alarme CAL apte à transmettre une in~ormation d'alarme AL au diqpo-
sitif de trans~ert DTR et une analyse détaillée des alarmes au regis-
tre ~L1 en vue de a transmission au microprocesseur MP via une
porte P24, multiple et de type ET, qui est contrôlée par l'une des
sorties di du décodeur DC2.
Une porte P29 de type OU permet l'envoi d'une demande d'interrup-
tion au microprocesseur MP via une porte P30 de type ET et une liaison
INT aboutissant au circuit de gestion d'interruption PIC associé au
microproce~seur MP, cet envoi est déclenche en ca~ d'alarme transmise
au re~istre RL1 en sortie duquel est placée la porte P29.
~L;23~9
De manière identique le compteur d'erreur~ CRE e3t relie par qes
sorties au registre RL3 via une porte P19 de type ET et par ce regis-
tre RL3 au bus de données 3D9 via une porte P25 multiple et également de
type ET.
Le circuit de signalisation RS comporte une mémoire d'état de
signalisation M2 destinée à contenir deux mots de trois bits par voie,
l'un correspondant au bit de signalisation A reçu en cours des trames 6
l'autre au bit B reçu en cours de trame 12, les trois bits d'un même mot
constituant un code d'état pour le filtrage de la signalisation.
Les changements d'état en ~onction du dernier bit de signalisation
reçu pour une voie donnée sont réalisés par l'intermédiaire d'une
mémoire de changement d'état MP2, du type à lecture seule, adressée,
d'une part par le mot de sortie correspondant de la mémoire d'état de
signalisation M2 qui est transmis en entrée d'adressage de mémoire MP2
via deux portes P31, P32 de type ET et un registre tampon ~E3 et, d'autre
part~ par le bit de rang 8, correspondant à A ou B, qui est fourni sur le
fil SM8 par le oircuit de réception CR.
La porte P32 est contrôlée par le signal de présence de signali-
sation SG du circuit de réception CR, qui est mémorisé dans une
bascule B10, ce signal SG n'étant présent que durant le~ trames 6 et 12.
Le ~onctionnement des mémoires M2 et MP2 est piloté~par un séquen-
ceur MP3~ formé à l'aide d'une mémoire à leature seule. Ce séquen-
ceur MP3 est relié par seY sorties à un registre tampon de séquence RE4,
via une porte P33 multiple et de type ET. Quatre bits du registre de
séquence RE4 sont r~nvoyés aux entrées d'adressage du séquenceur MP3 qui
sont aussi aptes à recevoir un blt de présence de signalisation fourni
par la bascule B10 et un bit de commande de lecture fourni par une
bascule B11 elle même co~mandée par 1'une des sorties di du
décodeur DC2, les deux basculeY B10 et Bll étant pilotées par le signal
d'horloge 4M. Les quatre autres bit~ en sortie du registre RE4 commande
l'entrée de validation "~" de la mémoire d'état de signalisation M2,
l'adre~sage des entrées d'un multiplexeur MX5 donnant accès aux entrées
d'adressage de la mémoire M2, ainsi que les entrées des portes P31, P32
évoquées plus haut et d'une porte P34, multiple et de type ET, qui est
placée en sortie de la mémolre de changement MP2 et qui est commandée en
~3%~3
-- 17 --
inverse de la porte P31.
Le multiplexeur MX5 permet d'adresser en lecture la mémoire d'état
de signali3ation M2 à partir d'une adresse comprenant d'une part le
numéro de voie fourni par le microproce~seur de l'unité terminale, via la
porte P26 et le registre tampon de sélection RC6, et d'autre part un bit
fourni par le regi3tre de séquence RE4, via un inverseur I1.
Le multiplexeur MX5 permet également d'adresser en lecture et en
écriture la mémoire d'état de signalisation M2 à partir d'une adresse
comprenant d'une part un numéro de voie fourni par le compteur de
voie3 CR3, commandé par les signaux d'horloge de voie HV et de synchro-
nisation de voie SV produits par le circuit de réception CR, et d'autre
part le signal de sortie de la bascule B9.
La mémoire d'état de signalisatlon M2 ~ournit également l'état du
huitième bit des voies des trame~ 6 et 12, c'est-à-dire les bits A et B,
au registre tampon RL2 en vue du trans~ert simultané des bits A et B
d'une même voie vers le microprocesseur de l'unité terminale via la
porte P28 et le bus interne 9J.
Le chargement danq le registre tampon de lecture RL2 de bits A, B
dont le numéro de voie est dans le registre de sélection RC6, s'ef~ectue
en deux temps 30US le contrôle du séquenceur MP3.
En premIer lieu le bit A e3t extrait d'une première partie de la
mémoire d'état de ~ignaliqation M2 et il e~t stocké dans une bascule B12
dont la sortie est reliée à une entree du registre de lecture RL2 par une
porte P35 de type ET.
En second lieu le bit B eqt extrait d'une seconde partie de la
mémoire d'état de signalisation M2 et le trans~ert de~ bits A et B
relatifs à une même voie s'eP~ectue simultanément via la porte P35 pour
le bit A et une porte P36 de type ET pour le bit B9 l'une et l'autre
étant contrôlées par le ~ignal.app1iqué en entrée de l'inverqeur I1 par
le registre de séquence RE4. La sortie de l'inverseur I1 agit sur la
bascule B12.
Le registre de lecture RL2 et le registre de voie~ RC6 sont res-
pectivement reliés au bus interne BJ par les portes P28 et P27 qui sont
contrôlées par des sorties distinctes du décodeur DC2 et qui permettent
la lecture des informations contenues dans ces deux regi~tres par le
~L~3Z~.~32
microproces~qeur de l'unité terminale.
En dernier lieu un cirouit d'horloge HE qui reçoit le signal de
qynchroni~ation de trame S~ émanant du di3positi~ d'émission DE et
assure la génération de signaux de fréquence 3M qui correspond dans
l'exemple choisi au double de la fréquence de transmission de 1,544 MHz
qoit donc 3,988 MHz ainqi qu'à un signal d'horloge 6M de fréquence
double. Ce~ signaux 3M et 6M sont produits au profit du dispositif
d'émis~ion DE et du dispositif transfert auxquels ils sont transmis via
des liaiqons symbolisées par la liaison HT.
Le dispositif de transPert DTR présenté ~ur les figures 5A, 5B, 5C
comporte en premier lieu une interface IP3 analDgue aux interfaces IP1
et IP2, cette inter~ace comporte un décocdeur DC3 relié par ses entrées au
bus d'adresse BA et au bus de commande BK du microprocesseur MP de
l'unité terminale qui le comporte, il est relié par ses sorties di à des
entrées de sélection, d'écriture ou de lecture de dif~érents éléments du
dispositi~ de transfert.
L'interface IP3 oomporte auqsi une pluralité de portes P40 à P45
de type ET, ainsi que deux registres tampons RC7, RC8 joints sur les
Pigure~ aux agencements qu'ils desservent~ ~
Le circuit de mémoire tampon partagée TP e~t essentiellement orga-
ni~é autour d'une mémoire tampon commune M4 qui joue un triple rôle de
tampon d'émisqion pour les informations à transmettre de la liaison
multiplexe LTE5 vers le di~positif d'émission DE, via le cirouit de voie
d'émi~ion C~E, de tampon de réception pour les informations à trans-
mettre du dispositi~ de réception DR vers la liaison multiplexe LTS5,
via le circuit de voie de réception CVR, et en dernier lieu de tampon de
boucle entre circuit de voie d'émi3sion CVE et circuit de voie de récep-
tion CVR à des ~ins de test.
L'ensemble de ceq opération~ est contrôlé par le microprocesseur
de l'unité terminale qui comporte ce dispositi~ de transfert, ce micro-
processeur est assisté par la logique de commande LOG qui ré~it les
divers processus impliques.
En ce but, le registre tampon RC7, dit de voie, est prévu pour
mémoriser le numéro de voie en cours de traitement qu'il reçoit via la
porte P44 mul~iple. Le microproceqseur peut véri~ier le contenu du
~3~
- 19 -
registre de voie ~C7 dont les sorties sont connectées en ce but à un bus
interne commun BG via une porte P43, le bus interne commun 8G ayant
accès au bus de données BD du microproce~seur via deux portes multiples
inverses P40 et P41 contrôlées par les signaux di de~ sorties indivi-
duelles correspondantes du décodeur DC3 de meme que les porte3 P44 et
P45.
Le registre tampon RC8 mémori~e les in~ormations relative~ à une
voie que lui fournit le microprocesseur, via les bus BD et BG et les
portes P41, P42, cetSe dernière étant activée par le décodeur DC3 de même
manière que les trois autres porte~ évoquées ci-de~sus. Les informa-
tions relatives aux voies comprennent les indications d'atténuation tant
pour le ~ens émi3sion que pour le sen~ réception et une indication d'état
actir ou de repos de la voie concernée, ces informations peuvent être
retransmises pour véri~ication au microprocesseur à partir du registre
d'inPormations RC8, via le3 portes P45 et P40 dument acti~ées par le
décodeur DC1.
Les in~ormations ~ournie~ par le registre d'informations RC8 sont
transmises à une mémoire d'in~ormations M3 dont les entrées de données
sont reliées en sortie du registre, via des portes P46, P47 multiples.
La mémoire d'in~ormation~ M3 et la mémoire tampon commune M4 ont
des entrées d'adressage communes qui sont au nombre de cinq dans la
réalisation présentée, l'adressage commun est obtenu par l'intermédiaire
de deux multiplexeurs MX6 et MX7 en série qui desservent également une
sixlème des huit entrées d'adressage de mémoire commune M4.
Le multiplexeur MX6 est apte à recevoir leq quatre adressagas sui-
vantq :
- Une adresse ~ournie via une liaison NVT par un compteur d'émission CR4
pour a3surer l'écriture des données provenant sur la liaison multi-
plexe LTE5 vers la mémoire commune M4, le oompteur d~0mission CR4 étant
oadencé par le si6nal d'horloge W et déolenché par le signal de synchro-
nisation de multitrame SMT ~ourni par le dispositi~ d'emission DE, le
compteur étant prépositionné avant déclenchement ;
- Une adreqse correspondant à un numéro de voie d'émission 3ur la liaison
multiplexe MICE, qui lui est ~ourni par le compteur CR2 du dispositi~
d'émission DE via la liaison NVE, a~in de lire en mémoire commune M4 oe
~3~:6~
- 20 -
qui correspond au contenu du tampon d'émi~sion pour cette voie ;
- Une adresse oorrespondant à un numéro de voie réoeption sur la liaison
multiplexe MICR, qui lul est ~ourni par le oompteur CR3 du dispositif de
réception DR via la liaison NVR, afin d'écrire en mémolre commune M4 ce
qui correspond au contenu du tampon de réception pour cette voie ;
- Une adresse ~ournie via une liaison N~S par un compteur de récep-
tion CR5 en vue du transfert du contenu de la mémoire commune M4 pour la
voie désignée ver~ la liaison multiplexe LTS5 à traver~ le circuit de
voie de réception CVR, le compteur de réception CR5 étant cadencé et
synchronisé de même manière que le compteur d'émis~ion CR4, mais à
partir d'une position initiale différente.
Le multiplexeur MX7 est apte à recevoir soit l'adresse fournie par
le multiplexeur MX6, soit une adre~se fournie par le microprocesseur de
l'unité terminale via le registre de voie RC7 et il est rslié via une
liaison multi~ilaire LAD aux entrée~ d'adressage concernées des mémoi-
res M3, M4.
Les multiplexeurs NX6 et MX7 ~ont commandés respectivement par des
signaux JA et JB transmis sur des liaisons de même nom et produits par un
automate comportant une mémoire de commande MP6, du type a lecture seule,
dont les sorties sont reliées à un registre tampon d'ordre~ RE11 via une
porte P62, multlple et de type ET.
Une entrée de validation de la mémoire d'informations M3 est
commandée par l'intermédiaire d'un bascule de validation B18 recevant à
son entrée un signal de validation JS2 fourni par le registre
dlordres RE11, cette bascula étant elle même activée par le signal
d'horloge ~T que fournit le dispositif de réception DR.
Une porte P48 multiple et de type ET placée en sortie de la mémoire
d'informations M3 relie cette dernière à un bus auxiliaire BV qui donne
accè en boucle à la mémoire d'informations M3 via la porte P47, en
parallèle avec le registre d'informations RC8.
Les portes P47 et P48 30nt controlées en invsrse par un signal de
validation JC1 et son complément à partir du registre d'ordres RE11.
La mémoire de commande MP6 de type à lecture seule ~ournit ici, de~
mots de sei~e bits au registre d'ordres RE11, elle est adre~sée en ce but
d'une part sn bouale, via une liaison JE, par les oinq bits de poid~ ~ort
3~
- 21 -
qu'elle Pournit à ce registre d'ordres à ahaque lecture et d'autre part
par oinq bits lssus d'un registre d'adressage RE10.
Le registre d'adressaee RE10 reqoit son contenu de difPérentes
source via une porte P63, multiple et de type ET, qui est activée par
les qignaux dthorloge HT produit~ par le dispositif d'émisqion DE, de
même que la porte P62.
L'automate réalise les cinq Ponctions corre3pondant aux cinq modes
d'adressage des mémoires M3 et M4 et conduisant aux cinq pos3ibilité~
d'injection de donnée3 d'adresse dans le registre d'adressage RE10 via
la porte P63.
Dans le cas d'écriture en mémoire d'in~ormation M3, le micropro-
cesseur de l'unité terminale active une sortie di du décodeur DC3 qui
correspond à une entrée en une première position de bit dans le registre
d'adressage RE10 via la porte P63.
Dans le cas d'écriture en mémoire tampon commune M4 pour une
adres~e ~ournie par la liaison NVT par le compteur d'émission CR4, un
decodeur d'é~is3ion DC4 commandé par le compteur CR4 agit en une 3econde~
position de bit dans le registre d'adressage RE10, via la porte P63.
A noter aus3i que le décodeur DC4 fournit ure indication VS de
signalisation qémaphore au circuit de voie émis~ion CVE, en mode de
~ignalisation sémaphore, pour la voie 24 contenant la qignalisation
transmise par la liaison MICE.
Dans le oa3 de lecture en mémoire tampon oommun~ M4 pour une
adres~e fournie 3ur la liaison N~E par le compteur CR2 du dispositiP
d'émis3ion DE, une commande d'entrée, en une troisième po3ition de bit
dans le registre d'adres~age RE10, est donnée par une bascule B15 rece-
vant le signal d'horloge STC du di3positiP d'émission DE.
Dans le cas d'écriture en mémoire tampon commune M4 pour une
adresse Pournie sur la liaison NVR par le compteur C~3 du dispositiP de
réception DR, une commande d'entrée en une quatrième portion de bit du
regi~tre d'adressage RE10 est donnée par une bascule B16 d'autorisation
d'écriture, via une liai~on ETR, lorsqu'est reçu un signal du dispositi~
de réception, via la liaison EC de com~ande d'écriture.
Dans le ca~ de lecture en mémoire tampon commune M4 pour une
adresse Pournie par le compteur de réaeption CR5, le 3ignal de lecture
~L~2t~
- 22 -
est ~ourni, par un décodeur DC5 activé par ce compteur CR5, à une entrée
- et une clnquième position de bit du regi3tre d'adressage RE10.
Le circuit de mémoire tampon partagée TP est rel$é comme on l'a vu
en figure 2 aux circuits de voie d'émission CVE et de reception CVR, au
récepteur REC et à la liaiqon multiplexe LTE5 de l'unité terminale qui le
oomporte.
En ce but un bus d'échange BM relie le circuit de mémoire tampon TP
et les deux circuits de voie CVE, CVR, il reçoit également les échantil-
lons transmis par la liaison multiplexe LTE5.
L'accès en mémoire tampon commune M4 à partir du bus BM s'ef~ectue
par l'intermédiaire d'une porte P48 controlée à partir du registre d'or-
dre RE11 par l'intermédiaire d'un bit JW1 transmis par une liaison de
même nom permettant le trans~ert du bit de poids de plus fort et du bit
suivant en qecond. La sortie de mémoire tampon commune M4 .s!effectue
vers le bus d'échange BM par une porte P49 contrôlée par les oompléments
des bits transmis par la liaison JWlo
Un ragiqtre tampon de boucle RE4, inséré entre deux portes P52 et
P53~ multiples et de type ET, respectivement reliées l'une en entrée et
l'autre en sortie de bus d'échange EM, assure les transports entre posi
tioni à 1'intérieur de la mémoire tampon commune M4. Les portes P52 et
P53 sont contrôlées chacune par un bit d'accès spéci~ique transmis à
partir du registre d'ordres par une liaison JC1 pour la porte P53 et par
une liai~on JV3 pour la porte P52, cette dernière étant de plus contrôlée
par un bit que lui ~ournit la mémoire d'information M3, via une liai-
qon K, pour chaque transfert.
Un regiqtre à décalage d'entrée RD3 est relié en extrémité deliaison multiplaxe LTE5 de manière à recevoir les données au rythme dessignaux d'horloge W qu'il reçoit du oircuit de choix d'horloge C~S.
Les ~orties parallèles du registre d'entrée RD3 alimentent une
porte P54, multiple et de type ET, que contrôle l'une des sorties du
déeodeur d'émission DC4 en vue d'une transmisqion, en parallèle échan-
tillon par échantillon, des bits reçus.
Un registre tampon, RE6 en série avec une por~e P55, multiple et
de type ET, permet un tranq~ert échantillon par échantillon en direction
du bus d'échange BM sous le oontrole dtune bit JV2 ~ourni par le registre
~2~
- 23 -
d'ordres RE11, chaque éohantillon issu du registre RE6 est alors
transmis en zone tampon d'émi~sion de la mémoire tampon commune M4.
Ainsi qu'indiqué plus haut la mémoire tampon est adressée d'une part par
le~ cinq bitq de poids ~ort qui sonk fournis par le multiplexeur MX7,
tranqmis par la liaison LAD et également reçus par la mémoire d'informa-
tions M3 pour ~on adressage.
Deux bits supplémentaireq de poids les plus ~ort3 du registre
d'ordres 90nt également transmis en parallèle via une liaison JD à la
mémoire tampon commune M4 pour 90n adressage.
Une bascule B17 reçoit un bit JS1 ~ourni par le registre d'or-
dres RE11, elle est actionnée par le signal d'horloge HT et elle
contrôle l'entrée de validation v de la mémoire tampon commune M4.
Les échantillons reçus par la mémoire tampon commune M4, en prove-
nance de la llaison multiplexe LTE5, sont transmis au circuit de voie
d'émission C~E, via le bus d'échange BM ; ils sont reçus dans ce circuit
de voie par une mémoire de voie d'émission MP4 en vue de leur envoi au
di~positif d'émission DE.
La mémoire de voie d'émission MP4 e3t de type à lecture seule elle
as~ure une conversion des bits d'échantillons reçus de la liaison multi~
plexe LTE5 en vue de leur transmission au circuit émetteur CE du dispo-
sitif émetteur (figure 3A). Dans l'exemple de réalisation présenté
chaque échantillon reçu compose de huit bits codéq en loi ~j , tel que
reçu de la liaison multiplexe LTE5 et mémorisé en zone tampon d'émission
de mémoire tampon commune M4, est utilisé pour adresser la mémoire de
voie d'émis~ion M~4 au moyen de ses sept premiers bits. Troi~ bits
supplémentaire~ d'adressage, qui correspondent au niveau d'atténuation
~prévu, sont fournis par la mémoire d'informations M3 via la porte P48 et
une liaison BVE issue du bus auxiliaire B~.
Pour chaque adresqage la mémoire de voie d'émission MP4 fournlt un
echantillon de sept bits parallèle~ à une porte P50, multiple et de type
ET, qui reçoit le bit d'échantillon reçu, non utilisé pour l'adressage~
L'échantillon de huit bits obtenu est également transmis à une
porte P59 qui est validée par un bit JC3 émanant du registre d'ordres
RE11.
La porte P59 a ses sorties reliées aux entrées parallèles d'un
~.~3%6~;2
_ 24 -
reglstre tampon de tranqit RE8 qui fournit en parallèle les huit bits
qu'il reçoit de la porte P59 à une porte P60 en vue de leur tran~miqsion
à l'entrée de données du circuit d'émission CE (~i~ure 3A) via la llai-
son LD~
La porte P60 est inhibée par un bit spécifique complémenté X
fournit par un regi~tre tampon de signali~ation RE9 et correspondant à
une indication de tran~mi3sion de signaliYation en mode 3émaphore et non
en mode voie par voie~
Le registre RE9 reçoit donc l'indication ci-dessus sous Porme d7un
bit3 ain~i que deux bits d'étatY à transmettre au circuit d'émi~sion DE
via la liai~on SS. Ces bits d'état sont ~ournis par une porte P61 dont
une entrée est connectée en sortie d'une ba~oule B14 dont elle reçoit le
bit JC3 émanant du registres d'ordres RE11 et dont deux entrées supplé-
mentaire3 30nt reliée~ à deux ~ortieY de bit, l'un d'état de blocage BVC
1'autre d'état de di~poribilité BVR, de la mémoire d'in~ormations M3.
La porte P50 en ~ortie de mémoire de voie d'émisYion MP4 est reliée
à un registre tampon RE5, lui même relié au bus d'échange BM par une
porte P51 oontr81ée par un bit JV4du regi~tre d'ordres RE11, aPin de
permettre un bouolage ver~ la mémoira tampon commune M4 et plus préci-
~ément vers la zone de bouolage émission ver~ réception.
Le dispositi~ récepteur DR accède également au bus d'échanges BM
donnant accè~ à la mémoire tampon, en ce but la sortie SM du circuit de
récept~on CR (figure 4A) est reliée à une porte P70, multiple et de
type ET, oette porte est contrôlée par un bit JV3 du registra d'or-
dres RE11 et par le complément du bit de disponibilité BVC.
Le échantillon~ transférés en zone tampon de réception de la
mémoire tampon commune M4 à partir de la porte P70 sont ensuite
retranYmi~ à la memoire de voie de réception MP5, via le bus d'échan-
gas BM, aux ~inY de transmission 3ur la liaison multiplexe LTS5.
Cette mémoire de voie de réception MP5 est une mémoire à lecture
seule de même type que, la mémoire MP4 ; comme elle, elle reçoit à ses
entrées d'adressage sept des huits bits d'un échantillon codé émanant de
la liaison multiplexe MICR, ainYi que trois bits supplémentaires qui
oorre~pondent au niveau d'atténuation prévu.
Elle ~ournit un éahantillon de sept bits auquel on associe le
~23~6~
- 25 -
huitième bit n'ayant pas partioipé à l'adressage, dans les mêmes condi-
tions que précédemment.
La mémoire de voie de réception MP5 est validée par le complément
d'un signal binaire de poids faible SAL fourni à un inverseur I3 par le
décodeur de réception DC5.
Leq .qortie~ de la mémoire de voie de réception MP5 et le huitième
bit qont fournis à une porte P56, multiple et de type ET, donnant accès à
un registre tampon RE7. La porte P56 e~t validée par un bit JC2 issu du
registre d'ordre3 RE11.
Le registre RE7 alimente en parallèle un registre à décalage
parallèle-série RD4, via une porte P57 recevant également les signaux
d'horloge ~ fourni3 par le circuit de choix CHS (figure 3B) et une auto-
riqation d'écriture VDL fournie par le décodeur de réception DC5.
Le registre parallèle-série RD4 e~t lu bit par bit au rythme des
signaux d'horloge ~ et en l'abYence d'autorisation d'écriture VDL sous
le contrôle d'une porte P58 recevant leq signaux d'horloge W et le
complément du signal VDL.
Une bascule B13 placée en sortie du registre parallèle-série RD4
et actionnée par le~ .~ignaux d'horloge ~ assure l'émis~ion des bits
d'échantillon sur la liaison multiplexe LTS5 à l'entrée de laquelle elle
est reliée.
Un regiqtre tampon d'alarme RE12, relié en entréa de porte P56 en
parallèle à la mémoire de voie de réception MP5 et v~a une porte P71,
permet d'injeoter des signalisations d'alarme en provenance du dispo-
~itif de réception sur la liaison multiplexe LTS5. En oe but le registre
d'alarme RE12 est relié par se~ entrées à une porte P72 recevant les
signaux AL, SSS et SH émanant du circuit de réception CR.
Les portes P71, P7~, multiple~ et de type ET, ~ont validée~ l'une
par le bit SAL du décodeur de réception DC5 et l'autre par la 30rtie ETP~
de la bascule d'autorisation d'écriture B16 de la logique de
commande LOG.
Le gli~ement entre horloge locale et horloge distante doit être
classiquement détecté et le di~po~itif de transfert DTR doit permettre
soit un saut, ~olt une répétition de trame.
En ce but la zone tampon de mémoire tampon commune M4 permet
~23~ 2
- 26 -
d'enregistrer deux trames soit soixante quatre octets ; les trames
reçues via la llaison SM 90nt alternativement stoc~ée~ dans deux
demi-zones tampons de réception, la lecture s'ef~ectuant dans l'une ou
l'autre et le microprocesseur de l'unité terminale est averti par une
interruption IN émise en sortie d'une bascule B20 du détecteur de glis-
semert DGH.
La détection proprement dite du glissement s'effectue par compa-
rai30n entre l'adresse lue en sortie de compteur de réception CR5 et
l'adresse NVR fournie par le compteur CR3 du dispositif de réception DR,
ces deux adresse~ étant appliquées l'une au décodeur DC5 l'autre à un
décodeur DC6.
Le glisssment de trame est détecté lorsque le début de trame
indiqué par le compteur de réception CR5 entre dans une bande de garde de
l'adresse NVR, constituée par exemple par les adresse~ des sept premiers
octets et du dernier octet en zone tampon de réception.
La sortie SCD du décodeur DC6 et une sortie du décodeur DC5 sont en
ce but reliées à une porte P73 de type ET pour commander 1'envoi d'une
interruption IN au oircuit de gestion d'interruption du microprocesseur.
La bascule B20 est remise à zéro par un signal DL venant du regis-
tre RC5 du dispositif de réception, lorsque le 3aut ou le doublement detrame a été réalisé.
3o
